FPGA与ADC数字数据输出的接口



接口方式和标准

现场可编程门阵列(FPGA)与模数转换器(ADC)数字数据输- 出的接口是一项常见的工程设计挑战。此外,ADC使用多 种多样的数字数据样式和标准,使这项挑战更加复杂。对 于通常在200 MHz以下的低速数据接口,单倍数据速率(SDR) CMOS非常普遍:发送器在一个时钟沿传送数据,接收器 在另一个时钟沿接收数据。这种方式可确保数据有充足的 时间完成建立,然后由接收器采样。在双倍数据速率 (DDR) CMOS中,发送器在每一个时钟沿都会传送数据。 因此,在相同的时间内,它传输的数据量是SDR的两倍。 然而,接收器正确采样的时序更加复杂。

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