采样系统以及时钟相位噪声和抖动的影响

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selina 发布于:周三, 09/13/2017 - 09:39 ,关键词:

作者:Brad Brannon

摘要

随着支持直接IF采样的更高分辨率数据转换器的上市,系统设计师在选择低抖动时钟电路时,需要在性能/成本之间做出权衡取舍。许多用于标定时钟抖动的传统方法都不适用于数据转换器,或者最多只能表征部分特性。如果对如何标定和设计时钟电路没有正确的了解,可能无法使这些新型数据转换器达到最佳性能。要作出明智的时钟选择决定,仅有简单的抖动指标是远远不够的。而了解时钟噪声的带宽和频谱形状很重要,以便在采样过程中进行正确的处理。如今,许多系统设计师在为数据转换器时钟标定相位噪声和抖动要求时都做得不够,结果导致系统性能下降。几皮秒的时钟抖动可以使信号路径中迅速产生数分贝损耗。有些设计师则走向另一个极端,他们仅仅因为不清楚时钟噪声对转换器及其产品的性能到底有何影响,就选择了昂贵的时钟源,付出高昂的成本。请注意,最昂贵的时钟发生器并非始终能实现最佳系统性能。本应用笔记将说明与抖动、相位噪声和转换器性能相关的多种折衷考量。只要了解了这些利弊因素,就可以针对具体应用选择最适用的时钟,从而以最低的成本获得最佳性能。本文首先解释数据转换器中采样过程的工作原理,然后结合应用实例对时钟选择过程进行说明。

详文请阅:采样系统以及时钟相位噪声和抖动的影响

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