ADC

简介

逐次逼近型模数转换器(因其逐次逼近型寄存器而称为SARADC)广泛运用于要求最高18 位分辨率和最高5 MSPS 速率的应用中。其优势包括尺寸小、功耗低、无流水线延迟和易用。

主机处理器可以通过多种串行和并行接口(如SPI、I2C 和LVDS)访问或控制ADC。本文将讨论打造可靠、完整数字接口的设计技术,包括数字电源电平和序列、启动期间的I/O 状态、接口时序、信号质量以及数字活动导致的误差。

数字I/O 电源电平和序列

多数SAR ADC 都提供独立的数字I/O 电源输入(VIO 或 VDRIVEVDRIVE),后者决定接口的工作电压和逻辑兼容性。此引脚应与主机接口(MCU、DSP 或FPGA)电源具有相同的电压。数字输入一般应在DGND − 0.3 V与 VIO+ 0.3 V 之间,以避免违反绝对最大额定值。须在 VIO引脚与DGND 之间连接走线短的去耦电容。

采用多个电源的ADC 可能拥有明确的上电序列。应用笔记AN-932 电源时序控制为这些ADC 电源的设计提供了良好的参考。为了避免正向偏置ESD 二极管,避免数字内核加电时处于未知状态,要在接口电路前打开I/O 电源。模拟电源通常在I/O电源之前加电,但并非所有ADC 均是如此。请参阅并遵循数据手册中的内容,确保序列正确。

启动期间的数字I/O 状态

为了确保初始化正确无误,有些SAR ADC 要求处于某些逻辑状态或序列,以实现复位、待机或关断等数字功能。在所有电源都稳定之后,应施加指定脉冲或组合,以确保ADC 启动时的状态符合预期。例如,一个高脉冲在RESET 上持续至少50 ns,这是配置AD7606 以使其在上电后能正常运行所必须具备的条件。

在所有电源均完全建立之前,不得切换数字引脚。对于SARADC,转换开始引脚CNVST 可能对噪声敏感。在图1 所示示例中,当AVCC、DVCC 和VDRIVE 仍在上升时,主机cPLD 拉高CNVST。这可能使 AD7367 进入未知状态,因此,在电源完全建立之前,主机应使 CNVST 保持低电平。

在电源上升时拉高 CNVST 可能导致未知状态

图1. 在电源上升时拉高 CNVST 可能导致未知状态。

数字接口时序

转换完成之后,主机可以通过串行或并行接口读取数据。为了正确读取数据,须遵循特定的时序策略,比如,SPI 总线需要采用哪种模式等。不得违反数字接口时序规范,尤其是ADC 和主机的建立和保持时间。最大比特率取决于整个循环,而不仅仅是最小额定时钟周期。图2 和下列等式展示了如何计算建立和保持时间裕量。主机把时钟发送至ADC 并读取ADC 输出的数据。

建立和保持时序裕量

图2. 建立和保持时序裕量。

tCYCLE = tJITTER + tSETUP + tPROP_DATA + tPROP_CLK + tDRV + tMARGIN

tCYCLE : 时钟周期 = 1/fCLOCK

tJITTER: 时钟抖动

tSETUP: 主机建立时间

tHOLD: 主机保持时间

tPROP_DATA: 从ADC 到主机的传输线路的数据传播延迟

tPROP_CLK: 从主机到ADC 的传输线路的数据传播延迟

tDRV: 时钟上升/下降沿后的数据输出有效时间

tMARGIN: 裕量时间大于等于0 表示达到建立时间或保持时间要求,小于0 表示未达到建立时间或保持时间要求。

主机建立时间裕量

tMARGIN_SETUP = tCYCLE, min – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV, MAX

建立时间等式以最大系统延迟项定义最小时钟周期时间或最大频率。要达到时序规格,必须大于等于0。提高周期(降低时钟频率)以解决系统延迟过大问题。对于缓冲器、电平转换器、隔离器或总线上的其他额外元件,把额外延迟加入tPROP_CLK 和 tPROP_DATA.

类似地,主机的保持时间裕量为

tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD

保持时间等式规定了最小系统延迟要求,以避免因违反保持时间要求而出现逻辑错误。要达到时序规格,必须大于等于0。

ADI 公司带SPI 接口的许多SAR ADC 都是从 CS 或 CNV的下降沿为MSB 提供时钟信号,剩余的数据位则跟随SCLK 的下降沿,如图3 所示。在读取MSB 数据时,要使用等式中的tEN而非tDRV .

AD7980 3 线 CS 模式下的SPI 时序

图3. AD7980 3 线 CS 模式下的SPI 时序。

因此,除了最大时钟速率以外,数字接口的最大工作速率也取决于建立时间、保持时间、数据输出有效时间、传播延迟和时钟抖动。

在图4 中,DSP 主机访问AD7980处于3 线CS模式下,其中,VIO = 3.3 V。DSP 锁存SCLK 下降沿上的SDO 信号。DSP的额定最小建立时间为5 ns,最小保持时间为2 ns。对于典型的FR-4PCB 板,传播延迟约为180 ps/in。缓冲器的传播延迟为5 ns。CNV、SCLK 和SDO 的总传播延迟为

tprop = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns.

tJITTER = 1 ns. 主机SCLK 的工作频率为30 MHz,因此,tCYCLE = 33 ns.

tSETUP_MARGIN = 33 ns − 1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns

tHOLD_MARGIN =11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns

建立时间和保持时间裕量均为正,因此,SPI SCLK 可以在30 MHz下工作。

DSP 和AD7980 之间的数字接口

图4. DSP 和AD7980 之间的数字接口。

数字信号质量

数字信号完整性(包括时序和信号质量)确保:在额定电压下接收信号;不相互干扰;不损坏其他器件;不污染电磁频谱。信号质量由多个项定义,如图5 所示。本部分将介绍过冲、振铃、反射和串扰。

常用信号质量规格

图5. 常用信号质量规格。

反射是阻抗不匹配导致的结果。当信号沿着走线传播时,每个接口处的瞬时阻抗都不相同。部分信号会反射回去,部分信号会继续沿着线路传播。反射可能在接收器端产生过冲、欠冲、振铃和非单调性时钟边沿。

过冲和欠冲可能损坏输入保护电路,或者缩短IC 的使用寿命。图6 所示为AD7606的绝对最大额定值。数字输入电压应在–0.3 V 和VDRIVE+ 0.3 V 之间。另外,如果振铃高于最大 VIL或小于最小VIH可能导致逻辑误差。

AD7606 的绝对最大额定值

图6. AD7606 的绝对最大额定值。

为了减少反射:

* 尽量缩短走线的长度
* 控制走线的特性阻抗
* 消除分支
* 使用适当的端接方案
* 用环路面积小的固体金属作为返回电流参考平面
* 使用较低的驱动电流和压摆率

针对走线特性阻抗的计算,目前有许多软件工具或网站,比如Polar Instruments Si9000 PCB 传输线路场求解器。借助这些工具,特性阻抗计算起来非常简单,只需选择传输线路型号并设置相应的参数即可,比如电介质类型和厚度以及走线宽度、厚度和隔离。

作为一种新兴标准,IBIS 用于描述IC 数字I/O 的模拟行为。ADI提供针对SAR ADC 的IBIS 模型。预布局仿真可检测时钟分布、芯片封装类型、电路板堆叠、网络拓扑结构和端接策略。也可检测串行接口时序限制以便为定位和布局提供指导。后仿真可验证设计是否符合所有指导方针和限制的要求,同时检测是否存在反射、振铃、串扰等违反要求的情况。

在图7 中,一个驱动器通过一条12 英寸的微带线路连接SCLK1,另一个驱动器通过一个与微带串联的43 Ω 电阻连接SCLK2。

驱动AD7606 SCLK

图7. 驱动AD7606 SCLK。

在图8 中,SCLK1 上的大过冲违反了–0.3 V 至+3.6 V 的绝对最大额定值。串联电阻可减小SCLK2 上的压摆率,使信号处于额定值之内。

AD7606 IBIS 过冲模型仿真

图8. AD7606 IBIS 过冲模型仿真。

串扰是能量通过互电容(电场)或互感(磁场)在并行传输线路间耦合的情况。串扰量取决于信号的上升时间、并行线路的长度以及它们之间的间距。

控制串扰的一些常用方法为:

* 增加线路间距
* 减小并行布线
* 使走线靠近参考金属平面
* 使用适当的端接方案
* 减小信号压摆率
* 数字活动导致的性能下降

数字活动可能导致SAR ADC 性能下降,使SNR 因数字地或电源噪声、采样时钟抖动和数字信号干扰而减小。

孔径或采样时钟抖动设定SNR 限值,尤其是对高频输入信号。系统抖动有两个来源:来自片内采样保持电路的孔径抖动(内部抖动),以及采样时钟上的抖动(外部抖动)。孔径抖动为转换间的采样时间变化,为ADC 的函数。采样时钟抖动通常为主要误差源,但两个源都会导致模拟输入采样时间变化,如图9所示。它们的影响难以区分。

总抖动会产生误差电压,ADC 总SNR 的限制因素为

其中,f 为模拟输入频率,tJ为总时钟抖动。

例如,当模拟输入为10 kHz,总抖动为1 ns 时,SNR 限值为84 dB。

采样时钟抖动导致的误差电压

图9. 采样时钟抖动导致的误差电压。

数字输出开关导致的电源噪声应与敏感的模拟电源相隔离。分别去耦模拟和数字电源,密切注意地回流路径。

高精度SAR ADC 可能对数字接口上的活动很敏感,即使电源适当去耦和隔离时。突发时钟往往优于连续时钟。数据手册通常会列出接口不应活动的安静时间。在较高吞吐速率条件下,可能难以减少这些时间内的数字活动,通常为采样时刻及出现关键位判断点时。

结论

密切注意数字活动,确保SAR ADC 转换有效。数字活动导致的误差可能使SAR ADC 进入未知状态,导致故障,或者降低性能。希望本文能帮助设计师排查根本原因,同时还能提供解决方案。

参考电路

Kester, Walt. "数据转换器支持电路." 《数据转换手册》,第7 章,ADI 公司,2004 年。

Brad Brannon,AN-756 应用笔记. 采样系统以及时钟相位噪声和 抖动的影响,ADI 公司,2004 年。

Ritchey, Lee W. 《一举成功:高速PCB 和系统实用设计手册》第1 卷,Speeding Edge,2003 年。

Usach, Miguel.AN-1248 应用笔记. SPI 接口,ADI 公司,2013 年。

Casamayor, Mercedes.AN-715 应用笔记: 走近IBIS 模型:什么 是IBIS 模型?它们是如何生成的?ADI 公司,2004 年。

作者:Steven Xie

Steven Xie 于2011 年加入ADI 北京分公司,是中国设计中心的一名ADC 应用工程师。他负责中国市场SAR ADC 产品的技术支持工作。在此之前,他曾在Ericsson CDMA 团队做过四年的硬件设计人员。2007 年,Steven毕业于北京航空航天大学,并获得通信与信息系统硕士学位。

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Σ-Δ概述

过去几年间,Σ-Δ架构由于在混合信号VLSI工艺中有助于实现高分辨率ADC,因而日益受到青睐。然而,直到最近,商业化生产这些器件所需的工艺技术尚未问世。现在,1微米及更小的CMOS几何结构的制造条件已经成熟,因此Σ-Δ转换器在某些类型的应用中将变得更为常见,特别是在单芯片上集成ADC、DAC和DSP功能的混合信号IC中,Σ-Δ转换器的使用将尤为普遍。

从概念上讲,Σ-Δ转换器的数字特性多于模拟特性,但这并未降低Σ-Δ型ADC的模拟部分的重要性。五阶Σ-Δ调制器的设计(例如在双通道18位ADC AD1879中)绝不是轻而易举的小事一桩,数字滤波器同样如此。Σ-Δ转换器本质上是一种过采样转换器,尽管过采样只是成就整体性能的多种技术中的一种。总的说来,Σ-Δ转换器是利用分辨率非常低(1位)的ADC以极高采样速率对模拟信号进行数字化处理。但通过将过采样技术与噪声整形和数字滤波技术结合使用,使有效分辨率得以提高。然后,通过抽取过程降低ADC输出端的有效采样速率。1位量化器和DAC的线性度使Σ-Δ型ADC表现出极佳的微分和积分线性度,并且不必像其它ADC架构那样需要调整。

Σ-Δ概念

图1. Σ-Δ概念

Σ-Δ转换器工作原理涉及到的关键概念包括过采样、噪声整形(使用Σ-Δ调制器)、数字滤波和抽取。

详文请阅:Σ-Δ型ADC和DAC

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Doug Ito ADI公司产品应用工程师

根据定义,高速模数转换器(ADC)是对模拟信号进行采样的器件,因此必定有采样时钟输入。某些使用ADC的系统设计师观测到,从初始施加采样时钟的时间算起,启动要比预期慢。出人意料的是,造成此延迟的原因常常是外部施加的ADC采样时钟的启动极性错误。

许多高速ADC的采样时钟输入具有如下特性:

* 差分
* 内部偏置到设定的输入共模电压(VCM)
* 针对交流耦合时钟源而设计

本讨论适用于时钟缓冲器具有上述特性的转换器。差分ADC时钟输入缓冲器常常有一个设计好的切换阈值偏移。如果没有这种偏移,切换阈值将发生在0 V差分。如果无偏移的时钟缓冲器被解除驱动且交流耦合,则器件内部会将时钟输入(CLK+和CLK−)拉至共模电压。这种情况下,CLK+上的直流电压和CLK−上的电压将相同,意味着差分电压等于0 V。

在理想世界里,若输入上无信号,则时钟缓冲器不会切换。但在现实世界里,电子系统中总是存在一些噪声。在输入切换阈值为0 V的假想情况中,输入上的任何噪声都会跨过时钟缓冲器的切换阈值,引发意外切换。

若将足够大的输入切换阈值偏移设计到时钟缓冲器中,则同样的情况不会引发切换。因此,为交流耦合差分时钟缓冲器的切换阈值设计一个偏移是有利的,故而时钟缓冲器常常有一个切换阈值偏移。

不施加时钟时,时钟缓冲器中的内部偏置电路将CLK+和CLK−各自拉至相同的VCM。初始施加时钟时,CLK+和CLK−将偏离先前确立的VCM,分别向正方向和负方向(或负方向和正方向)摆动。在图1中,VCM = 0.9 V。

图1显示在器件处于非活动状态(要么初始启动系统,要么时钟驱动器在一段时间内处于非活动状态)之后施加时钟的情况。这种情况下,CLK+在第一个边沿向正方向摆动,CLK−向负方向摆动。若在输入切换阈值上增加一个正偏移,此时钟信号将在第一个边沿切换时钟缓冲器,如图1所示。时钟输入缓冲器将立即产生一个时钟信号。

启动情况:CLK+在第一个边沿向正方向摆动,CLK−向负方向摆动

图1. 启动情况:CLK+在第一个边沿向正方向摆动,CLK−向负方向摆动。

如果时钟偶然从相反极性启动,则CLK−在第一个边沿向正方向摆动,CLK+向负方向摆动。在给输入切换阈值增加相同正偏移的情况下,此时钟信号在第一个边沿及随后的边沿都不会切换时钟缓冲器,直至波形被拉向稳态,随着时间推移而跨过切换阈值,如图2所示。

启动情况:CLK+在第一个边沿向负方向摆动,CLK−向正方向摆动

图2. 启动情况:CLK+在第一个边沿向负方向摆动,CLK−向正方向摆动

可以看出,初始启动时钟的极性对带有输入阈值偏移的时钟缓冲器的切换具有重要影响。在其中一种情况下(本例中CLK+初始上升),当初始施加时钟时,时钟缓冲器立即开始切换,完全符合预期。在极性相反的情况下(本例中CLK+初始下降),当初始施加时钟时,时钟缓冲器不会立即开始切换。

如果您发现ADC启动有意外的延迟,请尝试改变时钟启动极性,这可能会使启动时间恢复正常。

作者简介

Doug Ito [Douglas.Ito@analog.com]是ADI公司位于美国加利福尼亚州圣迭戈的高速ADC团队的应用工程师。他拥有圣迭戈州立大学电气工程学士学位。Doug是ADI公司技术支持论坛EngineerZone®高速ADC支持社区的成员。

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Subodh Madiwale和 Vuong Tran ADI公司

摘要

黑盒诊断利用先进的数字控制器提高了故障信息的准确性并缩短了故障诊断的周转时间,从而为革新客户返修故障分析提供了一个机会。

内容提要

* 数字控制器IC利用黑盒工具和在线诊断大幅降低返修率
* 黑盒内容
* 数据检测和恢复
* EEPROM寿命和数据保存期限

电源公司可以借用航空工业的概念,使用“黑匣子”监控系统运行并存储运行数据,以便在发生故障后进行检查。该概念将有助于对返修品进行故障分析。对电源公司及其客户而言,返修可能会耗费相当多的时间和资金,而且诊断和出具全面故障分析报告的时间压力可能会使供应商与客户之间的关系进一步紧张。是否有适当的故障诊断工具来快速调试并解决问题,在某种意义上决定了产品的成败。先进的PMBus™数字控制器ICADP1055适用于隔离电源系统,您可以配置它来提供线路内黑盒功能。

利用在线诊断和线路内黑盒,问题可得到缓解,而且从长期来看,这些问题会使设计更加鲁棒并增进厂商对系统的了解。线路内黑盒具有一个数据记录仪,用于记录关键事件或中断发生之前电源的所有相关和重要的信息。除电源之外,很容易将这个概念应用于其他系统。

详文请阅:数字控制器IC利用黑盒工具 和在线诊断大幅降低返修率

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作者:Aileen Ritchie和Claire Croke

简介

本应用笔记提供指南,概述如何将输配电应用的系统级要求转换成ADI数据手册中提供的模数转换器(ADC)规格。这些指南描述了测量和保护设备对系统级性能的影响。本应用笔记使用AD7779作为参考。但是,本应用笔记介绍的一般原则适用于ADI的所有ADC。

系统级要求

尽管系统级规格因应用而异,但是一些关键要求可运用至大部分应用,包括最大和最小标称工作电流(INOM)和精度规格。精度通常取决于测量或保护标准,规定了电流、电压或电能测量值的特定百分比误差。

主要规格

ADC或数据采集系统(DAQ)的交流或动态性能表示为给定输入频率和采样速率(fS)或输出数据速率(ODR)下的SNR、SINAD和THD。这些主要规格和描述如下所示:

• 信噪比(SNR)指实际输入信号的均方根值与奈奎斯特频率以下除谐波和直流以外所有其它频谱成分的均方根和之比。SNR用dB表示。

• 动态范围(DR)指DAQ/ADC产生的最大输入信号与最小输入信号之比。DR用dB表示。

• 信纳比(SINAD)指实际输入信号的均方根值与奈奎斯特频率以下包括谐波但排除直流的所有其它频谱成分的均方根和之比。SINAD一般用于衡量ADC或DAQ信号链的测量分辨率。SINAD用dB表示。

• 总谐波失真(THD)指前五个谐波成分的均方根和与满量程输入信号的均方根值之比。THD用dB表示。有关主要规格的详情,请参见MT-003:解SINAD、ENOB、SNR、THD、THD + N和SFDR,不在噪底中迷失。

下述两种情形可能需要高DR:

• 需要将输入范围中的信号解析成高精度。
• 需要以适当的精度测量变化范围大的信号。

通过不同的信号链设计实现DR,信号链设计将在“信号链实现”部分进行进一步讨论。

转换各种规格

要确定DAQ或ADC需要什么样的性能水平,可分析以下要求:

• DAQ/ADC的工作输入范围。
• 输入范围内的精度要求。

“输入范围”部分将说明如何计算这两个要素的影响。

输入范围

计算测量输入范围所需的DR的方式是使用ADC必须测量的最大和最小电流(或电压)之比。输入范围的DR(DR输入范围)通过下式计算:

为了允许不确定性,此输入范围的上限通常需要留出设计裕量。

使用相同的步骤,通过最大和最小电压输入计算电压通道的DR。下式用于将输入范围的DR转换成用dB表示的值(DRInput Range (dB))。

请注意,以上公式假定最大电流可直接用最大ADC输入电压衡量。

如果并非如此,则需要在DR上留出额外的裕量,以对未使用ADC的满量程输入范围进行补偿。

精度

系统精度指测量值的允许误差。通常,系统精度用相对于测得信号的百分比误差表示,例如:整个工作范围内误差为0.5%。

或者,也可以将精度表示为相对于标称信号或的百分比误差或绝对值。要将此要求转换成DR值,使用的最小输入处的百分比误差如下式所示:

其中,DRAccuracy (dB)指达到指定精度所需的DR。

必须注意,理想精度必须在指定测量时间内实现,在DAQ/ADC的每个输出样本中并非必要。例如,在保护应用中,算法可能使用所有从AD7779收集到的样本,并将样本在半个电力线路周期上进行平均,以得到最终结果。在计量应用中,测量周期可能大幅延长。例如,rms读数可能在10个电力线路周期过后更新。在这种情况下,作为ADC的AD7779会在整个周期内产生多个样本,这些样本可以取平均值。平均或过采样过程的结果会降低本底噪声。本底噪声降低的数值取决于整个测量周期内可用的ADC样本数量,如下式所示:

其中:

DRAveraging (dB)指通过在No_Samples(dB)范围内取平均值实现的DR降低量(dB)。

No_Samples指在测量时间内产生的ADC输出样本的数量。要计算样本数(No_Samples),需要用到AD7779 ODR。

AD7779可实现的输出数据速率最高为16 kSPS。参见下式:

通过取平均值得到的正DR净值可得出DRAccuracy (dB)规格的降低量,因此该值必须通过对DR取平均值重新计算。

得到的DAQ/ADC性能要求

最终的DAQ/ADC DR规格通过将输入范围的DR贡献添加至精度DR进行确定。

总谐波失真(THD)的影响

求平均值计算假定AD7779的噪声随机且在频谱中均匀分布。但是,系统中实际上还会存在一定程度的谐波噪声。因为每个ADC输出样本中相同频率处都存在谐波成分,简单的求平均值不会降低此噪声。求平均值可使系统受益的程度受THD限制。因此,在选择ADC时必须注意THD参数。THD用于衡量谐波成分,指前五个谐波成分的均方根和与满量程输入信号的均方根值之比。ADC的THD参数必须低于SNR/DRFinal值才能满足系统要求。如果THD较高,系统性能会受THD的值限制。对于AD7779,−0.5 dB信号的THD为−108 dB。ADC输入信号的幅度减小时THD会增大,保护和测量应用中通常都会出现这种情况。

保护和测量

大部分输配电应用都需要保护和测量这两种功能。这两种功能在精度和有效额定范围方面可能有不同的要求。确定合适的DAQ/ADC以满足这些要求时,应单独评估各种要求。请按照“空气断路器示例”部分所述,使用最高规格选择合适的ADC。

空气断路器示例

下例演示了将空气断路器(ACB)的系统级性能转换成ADC要求的过程。在这个特殊例子中,ACB中包含一个计量单元;因此,存在一系列独立的计量和保护规格。

系统级规格示例

表1显示了计量和保护规格的示例。

ADC要求的计算示例

动态范围(DR)

最大输入信号必须调整至与最大ADC输入范围相匹配;因此,使用最大电流的最大值计算DR。本例中,用于保护时需要的数值为150 kA。最小信号由5 A驱动,5 A为用于测量时需要的数值。

精度

本例中有两种精度要求:

• 测量:在5 A和200 ms的条件下为0.5%。
• 保护:在40 A和0.1 ms的条件下为2%。

单独评估这些要求并使用最高的要求来选择合适的ADC。

测量要求

最小输入为5 A时需要0.5%的测量精度,因此额外的SNR/DR可通过以下公式计算:

其中,DRMeasurement Accuracy指与测量相关的精度DR。

保护要求

保护要求表明,40 A时允许的最大误差为2%。要确定此要求对整个DR的影响,应先计算最小电流为5 A时的精度,之后才能直接比较保护和测量要求:

SNR/DR贡献按如下方式计算:

其中,DRProtection Accuracy指与保护相关的精度DR。

评估完保护和测量要求后,可以明确看出,测量要求会产生更高的SNR精度规格(14 dB)。因此,可根据下式选择ADC:

信号链实现

如前文所述,DR可通过结合不同的模拟信号链设计和信号处理方式来实现。

图1至图3显示了如何实现系统DR的顶层框图。

根据ADC采样速率和目标测量带宽之间的比,可在ADC样本上执行额外的数字滤波,以进一步增大信号链的DR。AD7779是一个8通道、24位、Σ-Δ型ADC。AD7779可实现的输出采样速率/输出数据速率最高为16 kSPS。AD7779的THD为−108 dB,最高输入频率为1 kHz。

SINAD指满量程均方根输入信号的比率与奈奎斯特频率以下包括谐波的所有其它频谱成分的比率之比。SINAD往往决定了信号链的测量分辨率,因为它同时涵盖信号链的SNR和THD贡献。

知道信号链的SNR和THD后,便可根据下式计算出最终SINAD:

因此,在8 kSPS、SNR为112 dB、THD为−108 dB的条件下,最终SINAD为106.54 dB,符合“空气断路器示例”所述的DR要求。

AD7779提供集成PGA和24位Σ-Δ型ADC的完全集成式信号链解决方案。有关器件的详情,请参考AD7779数据手册。

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作者 :Brad Brannon

序言 :本文聚焦于 12 位 41 MSPS ADC AD9042。AD9042是首款为配合宽带、高 SFDR(无杂散动态范围)前端而专门设计的商用转换器。

随着通信技术和服务迅猛发展,对数字接收机和发射机的需求也与日俱增。无论是宽带设计还是窄带设计,都会面临同样的问题 :哪里可以找到动态性能接近完美的数据转换器?对于需要 95 dB 以上无杂散动态范围的宽带接收机,哪里可以找到能够对 GSM 频段进行数字化的数据转换器?虽然现在还不可能,但具有 95 dB 无杂散动态范围的宽带数据转换器的出现已为期不远。然而,通过一种称为“扰动”的技术,可以大大扩展许多良好数据转换器(如 AD9042 等)的动态范围,从而满足当今及未来的苛刻通信需求。

失真类型

根据特征不同,数据转换器的失真可以分为两种类型,传统上将其称为“静态线性度”和“动态线性度”。静态线性度一般通过确定数据转换器的传递函数及由此获得的 INL和 DNL 误差来表征。动态线性度通过 SINAD、SFDR 及其它多种形式的噪声和谐波失真来表征。

一直以来,动态线性度是现代数据转换器的主要限制因素。在 AD9027 和 AD9042 等产品推出前,转换器的实际动态性能远远低于基于转换器位数所做出的性能预期。此外,当转换器的模拟输入接近奈奎斯特值时,谐波性能迅速下降。这些问题导致许多转换器在众多潜在应用中毫无用处。AD9042 之类的新型转换器采用先进的架构和工艺,能够在整个第一奈奎斯特区提供出色的交流线性度。

AD9042 典型 SFDR

图 1. AD9042 典型 SFDR

虽然许多转换器动态性能不佳的原因很复杂,但其中一个常见问题是缺少采样保持器(或输入比较器),因而无法提供足够的压摆率来跟随快速变化的模拟输入。这是许多转换器无法在信号带宽数 MHz 以外正常工作的一个重要原因。虽然所有转换器设计人员都希望将导致谐波失真随频率提高的因素降至最低,但他们使用的工艺和架构可能无法做到这一点。

详文请阅:通过扰动消除转换器非线性

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