ADC

摘要

模拟带宽的重要性高于其他一切在越来越多的应用中得到体现。随着GSPS或RF ADC的出现,奈奎斯特域在短短几年内增长了10倍,达到多GHz范围。这帮助上述应用进一步拓宽了视野,但为了达到X波段(12 GHz频率),仍然需要更多带宽。在信号链中运用采样保持放大器 (THA),可以从根本上扩展带宽,使其远远超出ADC采样带宽,满足苛刻高带宽的应用的需求。本文将证明,针对RF市场开发的最新转换器前增加一个THA,便可实现超过10 GHz带宽。

简介

GSPS转换器是当下热门,其优势在于既能缩短RF信号链,又能在FPGA中创建更多资源结构以供使用,例如:减少前端的下变频以及后级的数字下变频器 (DDC)。但相当多的应用仍然需要高频率的原始模拟带宽 (BW),其远远超出了RF转换器所能实现的水平。在此类应用中,特别是在国防与仪器仪表行业(无线基础设施也一样),仍然有将带宽完全扩展到10 GHz或以上的需求,覆盖范围超出C波段,越来越多的应用需要覆盖到X波段。随着高速ADC技术的进步,人们对GHz区域内高速精确地分辨超高中频 (IF) 的需求也在提高,基带奈奎斯特域已超过1 GHz并迅速攀升。这一说法到本文发表的时候可能即已过时,因为这方面的发展非常迅猛。

这带来了两大挑战:一个是转换器设计本身,另一个是将信号耦合到转换器的前端设计,例如放大器、巴伦和PCB设计。转换器性能越出色,就对前端信号质量要求更高。越来越多的应用要求使用分辨率在8到14位的高速GSPS转换器,然而前端的信号质量成为了瓶颈—系统的短板决定了整个项目的指标。

本文定义的宽带是指使用大于数百MHz的信号带宽,其频率范围为DC附近至5 GHz-10 GHz区域。本文将讨论宽带THA或有源采样网络的使用,目的是实现直至无穷大的带宽(抱歉,现在还没有玩具总动员表情符号可用),并着重介绍其背景理论,该理论支持扩展RF ADC的带宽,而RF ADC单凭自身可能没有此能力。最后,本文将说明一些考虑因素和优化技术,以帮助设计人员实现超宽带应用切实可行的宽带解决方案。

打好基础

对于雷达、仪器仪表和通信应用,高GSPS转换器应用得非常广泛,因为它能提供更宽的频谱以扩展系统频率范围。然而,更宽的频谱对ADC本身的内部采样保持器提出了更多挑战,因为它通常未针对超宽带操作进行优化,而且ADC一般带宽有限,在这些更高模拟带宽区域中其高频线性度/SFDR会下降。

因此,在ADC前面使用单独的THA来拓展模拟带宽成为了一个理想的解决方案,如此便可在某一精确时刻对频率非常高的模拟/RF输入信号进行采样。该过程通过一个低抖动采样器实现信号采样,并在更宽带宽范围内降低了ADC的动态线性度要求,因为采样率RF模数转换过程中保持不变。

这种方案带来的好处显而易见:模拟输入带宽从根本上得以扩展,高频线性度显著改善,并且与单独的RF ADC性能相比,THA-ADC组件的高频SNR得到改进。

THA特性及概述

ADI的THA系列产品可以在18 GHz带宽范围内提供精密信号采样,在DC至超过10 GHz的输入频率范围内具有9到10位线性度、1.05 mV噪声和

以单级THA HMC661为例,产生的输出由两段组成。在输出波形(正差分时钟电压)的采样模式间隔中,器件成为一个单位增益放大器,在输入带宽和输出放大器带宽的约束下,它将输入信号复制到输出级。在正时钟到负时钟跃迁时,器件以非常窄的采样时间孔径对输入信号采样,并且在负时钟间隔内,将输出保持在一个相对恒定的代表采样时刻信号的值。配合ADC进行前端采样时,常常优先使用单级器件(ADI 同时法布里了两级THA 的型号HMC1061),原因是多数高速ADC已经在内部集成一个THA,其带宽通常要小得多。因此,在ADC之前增加一个THA便构成一个复合双级组件(或一个三级组件,如果使用的是双级HMC1061),THA在转换器前面。采用同等技术和设计时,单级器件的线性度和噪声性能通常优于双级器件,原因是单级器件的级数更少。所以,单级器件常常是配合高速ADC进行前端采样的最佳选择。

采样保持拓扑结构:(1a) 单列,(1b) 双列

图1. 采样保持拓扑结构:(1a) 单列,(1b) 双列。

延迟映射THA和ADC

开发采样保持器和ADC信号链的最困难任务之一,是在THA捕获采样事件的时刻与应将其移到ADC上以对该事件重新采样的时刻之 间设置适当的时序延迟。设置两个高效采样系统之间的理想时间差的过程被称为延迟映射。

在电路板上完成该过程可能冗长乏味,因为纸面分析可能不会考虑PCB板上时钟走线传播间隔造成的相应延迟,内部器件组延迟,ADC孔径延迟,以及将时钟分为两个不同段所涉及到的相关电路(一条时钟走线用于THA,另一条时钟走线用于ADC)。设置THA和ADC之间延迟的一种方法是使用可变延迟线。这些器件可以是有源或无源的,目的是正确对准THA采样过程的时间并将其交给ADC进行采样。这保证了ADC对THA输出波形的稳定保持模式部分进行采样,从而准确表示输入信号。

如图2所示, HMC856 可用来启动该延迟。它是一款5位QFN封装,90 ps的固有延迟,步进为3 ps或25ps ,32位的高速延时器。它的缺点是要设定/遍历每个延迟设置。要使能新的延迟设置,HMC856上的每个位/引脚都需要拉至负电压。因此,通过焊接下拉电阻在32种组合中找到最佳延迟设置会是一项繁琐的任务,为了解决这个问题,ADI使用串行控制的SPST开关和板外微处理器来帮助更快完成延迟设置过程。

延迟映射电路

图2. 延迟映射电路。

为了获得最佳延迟设置,将一个信号施加于THA和ADC组合,该信号应在ADC带宽范围之外。本例中,我们选择一个约10 GHz的信号,并施加-6 dBFS的电平(在FFT显示屏上捕获)。延迟设置现在以二 进制步进方式扫描,信号的电平和频率保持恒定。在扫描过程中显示并捕获FFT,收集每个延迟设置对应的基波功率和无杂散动态范围 (SFDR) 数值。

结果如图3a所示,基波功率、SFDR和SNR将随所应用的每个设置而变化。如图所示,当把采样位置放在更好的地方(THA将样本送至ADC的过程之中)时,基波功率将处于最高水平,而SFDR应处于最佳性能(即最低)。图3b为延迟映射扫描的放大视图,延迟设定点为671,即延迟应该保持固定于此窗口/位置。请记住,延迟映射程序仅对系统的相关采样频率有效,如果设计需要不同的采样时钟,则需要重新扫描。本例中,采样频率为4 GHz,这是该信号链中使用的THA器件的最高采样频率。

每个延迟设置上信号幅度和SFDR性能的映射结果

图3a. 每个延迟设置上信号幅度和SFDR性能的映射结果。

每个延迟设置上信号幅度和SFDR性能的映射结果(放大)

图3b. 每个延迟设置上信号幅度和SFDR性能的映射结果(放大)。

针对大量原始模拟带宽的前端设计

首先,如果应用的关键目标是处理10 GHz的带宽,我们显然应考虑RF方式。请注意,ADC仍然是电压型器件,不会考虑功率。这种情况下,"匹配"这个词应该谨慎使用。我们发现,让一个转换器前端在每个频率都与100 MSPS转换器匹配几乎是不可能的;高频率带宽的RF ADC不会有太大的不同,但挑战依旧。术语"匹配"应表示在前端设计中能产生最佳结果的优化。这是一个无所不包的术语,其中,输入阻抗、交流性能 (SNR/SFDR)、信号驱动强度或输入驱动、带宽以及通带平坦度,这些指标都能产生该特定应用的最佳结果。

最终,这些参数共同定义了系统应用的匹配性能。开始宽带前端设计时,布局可能是关键,同时应当最大限度地减少器件数量,以降低两个相邻IC之间的损耗。为了达到最佳性能,这两方面均非常重要。将模拟输入网络连接在一起时务必小心。走线长度以及匹配是最重要的,还应尽量减少过孔数量,如图4所示。

THA和ADC布局

图4. THA和ADC布局。

信号通过差分模式连接到THA输入(我们同时是也提供单端射频信号输入的参考设计链路),形成单一前端网络。为了最大限度地减少过孔数量和总长度,我们在这里特别小心,让过孔不经过这两条模拟输入路径,并且帮助抵消走线连接中的任何线脚。

最终的设计相当简单,只需要注意几点,如图5所示。所使用的0.01 F电容是宽带类型,有助于在较宽频率范围内保持阻抗平坦。典型的成品型0.1 F电容无法提供平坦的阻抗响应,通常会在通带平坦度响应中引起较多纹波。THA输出端和ADC输入端的5和10串联电阻,有助于减少THA输出的峰化,并最大限度地降低ADC自身内部采样电容网络的残余电荷注入造成的失真。然而,这些值需要谨慎地选择,否则会增加信号衰减并迫使THA提高驱动强度,或者设计可能无法利用ADC的全部量程。

最后讨论差分分流端接。当将两个或更多转换器连接在一起时,这点至关重要。通常,轻型负载(例如输入端有1 k负载)有助于保持线性并牵制混响频率。分流器的120 分流负载也有此作用,但会产生更多实际负载,本例中为50 ,这正是THA希望看到并进行优化的负载。

THA和ADC前端网络及信号链

图5. THA和ADC前端网络及信号链。

现在看结果!检查图6中的信噪比或SNR,可以看出在15 GHz范围上可以实现8位的ENOB(有效位数)。这是相当不错的,想想对于相同性能的13 GHz示波器,您可能支付了12万美元。当频率向L、S、C和X波段移动时,集成带宽(即噪声)和抖动限制开始变得显著,因此我们看到性能出现滚降。

还应注意,为了保持THA和ADC之间的电平恒定,ADC的满量程输入通过SPI寄存器内部更改为1.0 V p-p。这有助于将THA保持在线性区域内,因为其最大输出为1.0 V p-p差分。

–6 dBFS时的SNRFS/SFDR性能结果

图6. –6 dBFS时的SNRFS/SFDR性能结果。

同时显示了线性度结果或SFRD。这里,到8 GHz为止的线性度超过50 dBc,到10 GHz为止的线性度超过40 dBc。为在如此宽的频率范围上达到最佳线性度,此处的设计利用 AD9689模拟输入缓冲电流设置特性进行了优化(通过SPI控制寄存器)。

图7显示了通带平坦度,证明在RF ADC之前增加一个THA可以实现 10 GHz的带宽,从而充分扩展AD9689的模拟带宽。

THA和ADC网络及信号链—带宽结果

图7. THA和ADC网络及信号链—带宽结果。

结语

对于那些需要在多GHz模拟带宽上实现最佳性能的应用,THA几乎是必不可少的,至少目前是如此!RF ADC正在迅速赶上。很容易明白,在对较宽带宽进行采样以覆盖多个目标频带时,GSPS转换器在理论上具有易用性优势,可以消除前端RF带上的一个或多个向下混频级。但是,实现更高范围的带宽可能会带来设计挑战和维护问题。

在系统中使用THA时,应确保采样点的位置在THA和ADC之间进行了优化。使用本文所述的延迟映射程序将产生总体上最佳的性能结果。了解程序是乏味的,但是非常重要。最后应记住,匹配前端实际上意味在应用的给定一组性能需求下实现最佳性能。在X波段频率进行采样时,乐高式方法(简单地将50 阻抗模块连接在一起)可能不是最好的方法。

参考电路

应用笔记。使用HMC661LC4B改善高速模数转换器的带宽和性能。ADI公司,2011年。

应用笔记。了解高速ADC测试与评估。ADI公司,2015年。

Caserta, Jim and Rob Reeder. “宽带模数转换器前端设计考虑II:用放大器还是用变压器驱动ADC?”。模拟对话,第41卷,2007年2月。

HMC10611LC5数据手册。ADI公司。

HMC661LC4B数据手册。ADI公司。

Ramachadran, Ramya and Rob Reeder. “宽带模数转换器前端设计考虑:何时使用双变压器配置”。模拟对话,第40卷,2006年7月。

Reeder, Rob. “宽带模数转换器的变压器耦合前端”。模拟对话,第39卷,2005年4月。

致谢

作者要感谢HMC661和HMC1061 THA的设计者Mike Hoskins提供背景知识,以及Chas Frick和John Jefferson在实验室中编写和运行大部分数据。

作者:Rob Reeder

Rob Reeder是ADI公司高速转换器和RF应用部(美国北卡罗来纳州格林斯博罗)的高级系统应用工程师。他发表了大量有关各种应用的转换器接口、转换器测试和模拟信号链设计的文章。Rob曾在航空航天和防务部担任应用工程师5年之久,专注于雷达、EW和仪器仪表等各种应用领域。他曾在高速转换器产品线上任职9年。在此之前,Rob还从事过测试开发和模拟设计工作(效力于ADI多芯片产品集团),拥有5年的太空、防务和高度可靠的应用模拟信号链模块设计经验。Rob于1996年和1998年分别获得北伊利诺斯州大学(伊利诺斯迪卡尔布市)的电子工程学士(BSEE)学位和电子工程硕士(MSEE)学位。Rob晚上不写论文或在实验室研究电路时,他喜欢在健身房活动、听电子音乐、用旧木板制作家具;最重要的是和他的两个孩子一起放松自己。

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Ian Beavers ADI公司

宽带GSPS模数转换器(ADC)使高速采集系统具备很多性能优势。
这些ADC提供宽频谱的可见性。然而,虽然有些应用需要宽带
前端,但也有一些应用要求能够滤波并调谐到更窄的频谱。
当需要窄带时,ADC采样、处理并消耗功率传输宽带频谱的效
率很低。没有必要在后期处理中使用大量FPGA收发器来抽取和
过滤宽带数据。高性能GSPS ADC让数字下变频(DDC)进驻到ADC
内部。减少JESD204B ADC输出通道数可以最大限度地降低数据
速率和系统布局的复杂度。
抽取是一种仅观察ADC采样样本的周期性部分,而忽略其余部
分的方法。抽取的结果是降低ADC的采样速率。例如,1/4抽取
模式意味着(总样本数)/4,有效地抛弃所有其他样本。
ADC还必须包含数控振荡器(NCO)和一个滤波和混频元件(用作
抽取功能的配对器件)。数字滤波有效地消除了由抽取率设定
的狭义带宽的带外噪声。作为本振的NCO的数字调谐字提供采
样速率的小数分频,通过分辨率位数提供精确定位。调谐字具
有范围和分辨率,可以将滤波器按频谱放置在需要的地方。

滤波器的通带应与抽取后的转换器的有效频谱宽度相匹配。使
用DDC的显著优势是能够定位基本信号的谐波,使其落在目标
频段以外。
DDC滤波器的数字滤波可滤除较窄带宽之外的噪声。理想ADC
的SNR计算必须考虑过滤噪声的处理增益。使用一个完美的数
字滤波器,带宽每减少2次幂,因过滤噪声而产生的处理增益
就会增加3dB。
理想的SNR(包括处理增益)=
6.02 × N + 1.76 dB + 10log10(fs/(2 × BW))

使用低通滤波器和NCO执行频率转换,实现一个带通滤波器。频率规划确保无用谐波和杂散落在带宽之外

图1. 使用低通滤波器和NCO执行频率转换,实现一个带通滤波器。频率规划确保无用谐波和杂散落在带宽之外。

作者简介

Ian Beavers是ADI公司自动化、能源和传感器部(美国北卡罗来纳州格林斯博罗)的产品工程经理。他于1999年加入公司。Ian拥有超过19年的半导体行业工作经验。Ian于美国北卡罗来纳州立大学获得电气工程学士学位并于格林斯博罗分校获得工商管理硕士学位。联系方式: Ian.Beavers@analog.com

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设计中选择高分辨率ADC时,经常需要了解一些数据手册中通常可能不会公布的特性数据,例如,全部代码范围内的转换器噪声性能。在数据手册中,您不一定能找到这一规格。

幸运的是,现在有一款工具可以分析ADC的这些数据以及其他参数,并从系统角度出发评估转换器的真正性能。

ATE系统制造商LTX-Credence (LTXC)开发了“特征分析”工具集,可分析诸如AD7960之类的转换器产品;这类产品针对高端仪器仪表和ATE设计。该工具集设计用于需要仔细分析传递函数或根据全部代码(而非典型短路输入)范围内或处于其他几个独特的转换器电平时的性能直接测量输出的系统。

选择ADC时,您可能需要整体考虑ADC效率、功耗、尺寸和价格。此外,还应密切注意奈奎斯特带宽内的静态和动态性能。下文介绍的工具集有助于了解数据手册之外的内容,帮助您在新系统设计中选择合适的精密ADC。

文中使用特征分析工具集演示18位PulSAR®ADC AD7960性能。

AD7960

AD7960功能框图显示CAPDAC用作SAR(逐次逼近型寄存器)环路的一部分

图1. AD7960功能框图显示CAPDAC用作SAR(逐次逼近型寄存器)环路的一部分。

如图1所示,AD7960和18位、5 MSPS差分ADC采用CAPDAC(容性数模转换器)技术降低噪声并增加线性度,而不会引入延迟或流水线延迟。AD7960在转换开始后大约100 ns内返回采集模式,并且其采集时间约为总周期时间的50%。因此,虽然该器件工作速度比第二快的18位SAR ADC高出将近两倍,但它们的采集时间却基本相等。这使得AD7960易于驱动,并降低ADC驱动器的建立时间要求。它提供宽带宽、高精度(INL:±0.8 LSB,SNR:99 dB,THD:−117 dB典型值)以及高端数据采集系统所需的快速采样(200 ns)性能,同时降低多通道应用的功耗和成本。

AD7960系列数字接口采用LVDS (低压差分信号),具有自时钟模式和回波时钟模式,提供ADC和数字主机之间高达300 MHz (CLK±和D±)的高速数据传输。由于多个器件可共享时钟,因此LVDS接口降低了数字信号的数量,简化了信号路由。它还能降低功耗,这在多路复用应用中尤为有用。

自时钟模式利用主机处理器简化接口,允许接头采用复杂时序同步每次转换的数据。每个系统中使用很多ADC,同时又有各种电路板空间、功耗和布局布线方面的限制时,该模式特别有益。若要让数字主机采集数据输出,则需要用到接头,因为数据不存在时钟输出同步。每个系统中使用几个ADC,并且不存在任何电路板空间或功耗限制时,回波时钟模式很有用。该模式提供稳定的时序,但要使用一对额外的差分对(DCO±)。

AD7960功耗与吞吐速率的线性关系

图2. AD7960功耗与吞吐速率的线性关系

AD7960采用1.8 V和5 V电源供电,在自时钟模式下进行转换时,5 MSPS速率的功耗仅为39 mW;而在回波时钟模式下进行转换时,5 MSPS速率的功耗为46.5 mW。如图2所示,该器件的功耗随采样速率线性变化,从而非常适合低功耗应用。极低采样速率下的功耗主要由LVDS静态功率所决定。

AD7960系列允许使用三个外部基准电压源选项中的任意一个:2.048 V、4.096 V和5 V。片内缓冲器使2.048 V基准电压翻倍,因此转换等效于4.096 V或5 V。

特征分析工具集

为了获得传统数据手册以外的数据,我们将简单演示特征分析工具集与ADC交互的情况。现在的数据手册无论性能数据或结构内容都非常相似,因为转换器市场已经到达了这样一种状态,即性能通常让步于价格和功耗。但这些权衡取舍的代价是什么?本文重点说明转换器的真实性能。

特征分析工具集使用的算法可将数据分析推至能够评估转换器真实性能的程度,超出传统数据手册中公布的内容。该工具集一开始是作为LTXC数据转换器测试模块(DCTM)新一代组件的评估工具而开发。得益于DCTM的成功,该工具集可提供全代码范围内验证、指定与表征转换器的方法。DCTM和数据处理算法针对转换器测试而开发,可让IC制造商实现产品增值。作为一流的混合信号通道卡,DCTM在评估转换器性能以及性能、功耗和价格的权衡取舍方面超越了熟知的标准台式仪器仪表。

使用特征分析工具集的数据流会产生多个曲线图形

图3. 使用特征分析工具集的数据流会产生多个曲线图形

特征分析工具集提供有关ADC传递函数的重要详情(如图3所示),有助于最终用户选择特定的转换器。这些详情还能为产品开发团队提供转换器传递函数相对理想转换器产生偏差的精确反馈。识别传递函数中的扰动并不是个陌生的概念。然而,对于系统开发流程而言,将产生扰动的位置隔离开来具有极高的价值。

评估AD7960

这里显示使用LTX-Credence特征分析工具集收集的转换器信息。

 (a) INL和(b) DNL线性度曲线的AD7960静态性能

图4. (a) INL和(b) DNL线性度曲线的AD7960静态性能

对于高分辨率精密转换器而言,线性度和动态性能是两个重要的测试要求。这些针对AD7960的测试使用工具集进行分析并显示,其图形参见图4。这些参数也可在AD7960数据手册中找到。

AD7960动态性能,使用特征分析工具集测量,显示THD=119.8 dB、SNR=99.2 dBFS、ENOB=16.2位

图5. AD7960动态性能,使用特征分析工具集测量,显示THD=119.8 dB、SNR=99.2 dBFS、ENOB=16.2位。

确定AD7960和整个数据采集系统质量的关键因素是信号完整性以及测试设备模拟仪器的性能。查看转换器最终结果时,信号完整性有时候会在转换中丢失。测试的信号调理网络、参考设计以及电源确实会对测得的整体性能产生影响,如图5所示。

该AD7960噪声响应曲线包括ADC所有代码下的数据

图6. 该AD7960噪声响应曲线包括ADC所有代码下的数据

采用特征分析工具集对AD7960的数据集进行后期处理可获得满量程范围内的转换器噪声性能。LTXC开发了一种新的方式,重构全代码范围内的高分辨率转换器噪声,如图6所示。

为了通过公开的数据手册增加产品吸引力,我们可以在ADC的全部代码内对转换器噪声性能进行表征,而非仅针对典型短路输入或对几个其他独特的转换器电平表征。这种方法可以提供转换器以及采集系统更为全面的信息。

通过这些由工具集收集到的信息集,您可以确定稳定性,并预测SNR、其可重复性和可重现性,以及与代码有关的潜在噪声问题。目前的数据手册并不提供这些额外数据,而它们可以帮助设计人员选择转换器,并在所有代码中广泛使用。除了使用工具集作为反馈机制以帮助未来的系统级设计实现差异化外,它还能用作演示工具,显示转换器的信号完整性。

总而言之,图6显示了所有代码(262, 144, 218)下AD7960的噪声。 单一的代码直方图无法揭示这类噪声响应。从系统角度而言,这一点在实际使用中非常重要。例如,ATE制造商在整个传递函数范围内使用转换器,而非针对单个代码方式使用,这使得转换器对系统级设计人员而言更具吸引力。

如同采用AD7960的实例,图6未显示明显的传递函数偏差或任何特定的不连续性,因此证明了系统的性能。进一步研究图6中的噪声曲线,便可以通过下式推导出SNR:

如图5所示,测得的SNR为99.2 dBFS。测试得到的全部代码噪声与等式计算得到的100.7 dB噪声水平相差在1.5 dB以内。此外,工具集还具有信息后期处理能力,提供AD7960真实性能的更佳视图。

结论

在权衡关键的性能、功耗和价格等指标时,评估高端转换器的系统级设计人员将会发现这类结果对于转换器的选型而言极具价值。使用特征分析工具集,您可以直观地查看传统数据手册以外的规格,同时识别反馈的关键参数性能指标,改善并验证新一代仪器仪表设计。

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作为应用工程师,我们经常遇到各种有关差分输入型高速模数转换器(ADC)的驱动问题。事实上,选择正确的ADC驱动器和配置极具挑 战性。为了使鲁棒性ADC电路设计多少容易些,我们汇编了一套通用"路障"及解决方案。本文假设实际驱动ADC的电路—也被称为ADC 驱动器或差分放大器 — 能够处理高速信号。

引言

大多数现代高性能ADC使用差分输入抑制共模噪声和干扰。由于采用了平衡的信号处理方式,这种方法能将动态范围提高2倍,进而改善系统总体性能。虽然差分 输入型 ADC也能接受单端输入信号,但只有在输入差分信号时才能获得最佳ADC性能。ADC驱动器专门设计用于提供这种差分信号的电路—可以完成许多重要的功能,包括 幅度调整、单端到差分转换、缓冲、共模偏置调整和滤波等。自从推出 AD8138,1 以后,差分ADC驱动器已经成为数据采集系统中不可或缺的信号调理元件。

差分放大器

图1:差分放大器

图1是一种基本的完全差分电压反馈型ADC驱动器。这个图与传统运放的反馈电路有两点区别:差分ADC驱动器有一个额外的输出端(VON)和一个额外的输入端(VOCM) 。当驱动器 与差 分 输入型ADC连接时,这些输入输出端可以提供很大的灵活性。

与单 端 输出相反,差 分ADC驱动器产生平衡的差分输出信号—相对于VOCM—在VOP与VON 之间。这里的P指的是正,N指的是负。VOCM输入信号控制输出共模电压。只要输入与输出信号处于规定范围内,输 出共模电压必定等于VOCM输入端的电压。负反馈和高开环增益致使放大器输入端的电压VA+和VA- 实质上相等。

为了便于后面的讨论,需要明确一些定义。如果输入信号是平衡信号,那么VIP和VIN 相对于某个公共参考电压的幅度应该是相等的,相位则相反。当输入信号是单端信号时,一个输入端是固定电压,另一 个输入端的电压相对这个输入端变化。无论是哪种情况,输入信号都被定义为 VIP – VIN。

差模输入电压VIN, dm和共模输入电压VIN, cm的定义见公式1和公式2。

虽然这个共模电压的定义应用于平衡输入时很直观,但对单端输入同样有效。

输出也有差模和共模两种,其定义见公式3和公式4。

需要注意实际的输出共模电压VOUT, cm和VOCM输入端之间的差异,这个差异决定了输出共模电平。

对差分ADC驱动器的分析比对传统运放的分析要复杂得多。为了简化代数表达式,暂且定义两个反馈系数β1和β2,见公式5和公式6。

在大多数ADC驱动应用中 β1 = β2, 但含有 VIP, VIN, VOCM, 1和2项的 VOUT, dm通用闭环公式对于了解β失配对性能的影响非常有用。VOUT, dm 的计算见公式7,其中包括了与频率相关的放大器有限开环电压增益A(s)。

当 β1 ≠ β2, 差分输出电压取决于VOCM—这不是理想的结果,因为 它产生了偏移,并且在差分输出中有过大的噪声。电压反馈架构的增益带宽积是常数。有趣的是,增益带宽积中的增益是两个反馈系数平均值的倒数。

当 β1 = β2 ≡ | β, 公式7可以被简化为公式8。

这个表达式大家可能更加熟悉。 当 A(s) → ∞. 理想的闭环增益可以简化为RF/RG 增益带宽乘积公式看起来也很熟悉,其中的"噪声增 益 "与传统运放一样,等于1/β。

反馈系数匹配的差分ADC驱动器的理想闭环增益见公式9。

输出平衡是差分ADC驱动器的一个重要性能指标,它分两个方面:幅度平衡和相位平衡。幅度平衡用于衡量两个输出在幅度方面的接近 程度,对于理想放大器来说它们是完全一致的。输出相位平衡用于衡量两个输出的相位差与180°的接近程度。输出幅度或相位的任何 失衡都会在输出信号中产生有害的共模分量。输出平衡误差(公式10)是差分输入信号产生的输出共模电压与相同输入信号产生的输 出差模电压的对数比值,单位是dB。

内部共模反馈环路迫使VO U T, cm等于输入端VOCM的电压,从而达到完美的输出平衡。

将输入端接到ADC驱动器

处理高速信号的系统经常会用到ADC驱动器。分隔距离超 过信号波长一小段的器件之间必须用具有受控阻抗的电气传输线连接,以避免 破坏信号完整性。当传输线的两端用其特征阻抗端接时可以取得最佳性能。驱动器一般放在靠近ADC的地方,因此在它们之间不要求使 用受控阻抗连接。但到ADC驱动器输入端的引入信号连接通常很长,必须采用正确电阻端接的受控阻抗连接。

不管是差分还是单端,ADC驱动器的输入阻抗必须大于或等于理想的终端电阻值,以便添加的终端电阻RT能与放大器输入端并联达到 要求的电阻值。本文讨论的例子中的所有ADC驱动器都设计成具有平衡的反馈比,如图2所示。

图2:差分放大器的输入阻抗

因为两个放大器输入端之间的电压被负反馈驱动到零,因此两个输入端处于连接状态,差分输入阻抗RIN就简单地等于2×RG。为了匹配传输线阻抗 RL,需要将由公式11计算得到的电阻RT跨接在差分输入端。图3给出了典型的电阻值,其中 RF = RG = 200 Ω, 理想的 RL, dm = 100 Ω, and RT = 133 Ω.

图3:匹 配100Ω传输线。

单端输入的端接更加麻烦。图4描述了采用单端输入和差分输出的ADC驱动器工作原理。

图4:采用单端输入的ADC驱动器例子。

虽然输入是单端的,但 VIN, dm 等于 VIN. 因为电阻RF和RG 是相等和平衡的,因此增益是1,而且差分输出 VOP – VON, 等于输入,即 4 V p-p. VOUT, cm = VOCM = 2.5 V ,而且从下方的反馈电路可以看出,输入电压 VA+ 和 VA– 等于 VOP/2.

根据公式3和公式4, VOP = VOCM + VIN/2, 即2.5V±1V的同相摆幅; VON = VOCM – VIN/2, 即2.5V±1V的反相摆幅。这样,VA+ 和 VA– 的摆幅等于 1.25V±0.5V。 The 必须由 VIN 提供的电流交流分量等于 (2 V – 0.5 V)/500 Ω = 3 mA, 因此到地的电阻必须匹配,从 VIN, 看过去为 667 Ω.

当每个环路的反馈系数都匹配时,公式12 就是计算这个单端输入电阻的通式,其中RIN, se是单端输入电阻。

这是计算终结电阻的出发点。然而值得注意的是,放大器增益公式基于零阻抗输入源的假设。由于存在单端输入造成的不平衡而必须 加以匹配的重要源阻抗只会增加上面RG的阻值。为了保持平衡,必须增加下面RG的阻值来实现匹配,但这会影响增益值。

虽然可以为解决端接单端信号问题而采用一个封闭形式的解决方案,但一般使用迭代的方法。在下面的例子中这种需求将变得很明显。

在图5中,为了保持低的噪声,要求单端到差分增益为1,输入终结电阻为50Ω,反馈和增益电阻值在200Ω 左右。

根据公式12可以算出单端输入电阻为267Ω。公式13表明,并联电阻RT应等于61.5Ω,才能将267Ω输入电阻减小至50 Ω.

单端输入阻抗

图5:单端输入阻抗

图6是带源电阻和终端电阻的电路。带50Ω源电阻的源开路电压为2Vp-p。当源用50Ω端接时,输入电压减小到1V p-p,这个电压也是单位增益驱动器的差分输出电压。

图6:带源电阻和终端电阻的单端电路。

这个电路初看起来非常完整,但不匹配的61.5Ω电阻与50Ω的并联并增加到了上面的RG电阻,这就改变了增益和单端输入电阻,并且造成 反馈系数失配。在低增益情况下,输入电阻的变化很小,暂时可以忽略,但反馈系数仍然必须匹配。解决这个问题的最简单方法是增加下面 RG的阻值。图7是一种Thévenin等效电路,其中上方的并联组合用作源电阻

图7:输入源的Thévenin等效电路

有了这种替代方案后,就可以将2 7. 6Ω的电阻RTS 增加到下面的环路中实现环路反馈系数的匹配,如图8所示。

图8:平衡的单端端接电路

注意,1.1V p -p的Thévenin电压要大于1V p-p的正确端接电压,而每个增益电阻增加了2 7. 6Ω,降低了闭环增益。对于大电阻(>1kΩ) 和低 增 益(1或2)来说这些相反的效应基本抵消,但对于小电阻或较高增益来说并不能完全抵消。

图8所示电路现在分析起来就很容易了,其中的差分输出电压可以用公式14计算。

差分输出电压并不完全等于理想的1Vp-p,但可以通过修改反馈电阻实现最终独立的增益调整,如公式15所示.

图9是用标准1%精度电阻实现的完整电路。

图9:完整的单端端接电路。

观察: 参考图9,驱动器的单端输入电阻RI N, s e由于RF和RG的改变而变化。驱动器上端环路的增益电阻是200Ω ,下端环路的电阻是 200 Ω + 28 Ω = 228 Ω 。在不同增益电阻值的情况下计算RI N, s e首先要求计算两个β值,见公式16和公式17。

输入电阻 RIN, se的计算见公式18。

这个值与原来计算的267Ω稍有不同,但对RT的计算没有显著的影响,因为R IN, se与RT 是并联的关系。

如果需要更精确的总体增益,可以使用更高精度或串联的可调电阻。

述的单次迭代方法非常适合闭环增益为1或2的场合。增益越高,RTS的值越接近RG值,用公式18计算的RIN, se 值与用公式12计算的RIN, se值之间的差异就越大。在这些情况下要求采用多次迭代。

多次迭代并不难实现:最近ADI公司发布的可下载的差分放大器计算工具, ADIsimDiffAmp™ (参考文献2)和 ADI Diff Amp Calculator™(参 考文献3)足以担当此任,它们能在几秒内完成上述计算。

输入共模电压范围

输入共模电压范围(ICMVR)规定了正常工作状态下可以施加于差分放大器输入端的电压范围。在这些输入端上呈现的电压可以被称为ICMV、 Vacm或VA±。这个ICMVR指标经常被误解。最常遇到的难题是确 定差分放大器输入端的实际电压,特别是相对于输入电压而言。知道变量VIN, cm、 β和VOCM的值后,当β不相等时使用通式19、当β相等时使用简化公式20就可以计算出放大器的输入电压(VA±)。

记住VA始终是按比例缩小的输入信号,这一点非常有用(见图4)。不同的放大器类型有不同的输入共模电压范围。 ADI公司的高速差分ADC驱动器有两种输入级配置,即中心型和偏移型。中心型ADC驱动器的输入电压离每个电压轨有约1V的距离(因此叫中心型)。而偏移 型输入级增加了两个晶体管,允许输入端电压摆幅更接近–VS轨。图10是一个典型差分放大器(Q2和Q3)的简化输入原理图。

图10:具有偏移型ICMVR的简化差分放大器。

偏移型输入架构允许差分放大器处理双极性输入信号,即使放大器是采用单电源供电,因此这种架构非常适合输入是地或地电平以下的单电源应用。在输入端增加的 PNP晶体管(Q1和Q4)可以将差分对的输入电压向上偏移一个晶体管的Vbe电压 。例如,当-IN端电压为-0.3V时,A点电压将为0.7V,允许差分对正常工作。没有 PNP(中心型输入级)时,A点的-0.3V电压将使NPN差分对处于反向偏置状态,因而无法正常工作。

表1提供了ADI公司ADC驱动器的多数指标一览表。对这张表粗略一看就能发现哪些驱动器具有偏移型ICMVR,哪些没有。

表1:高速ADC驱动器的指标。

未完待续!

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Ryan Curran 应用工程师, ADI公司

逐次逼近型模数转换器又称SAR ADC,是通用级模数转换器,可产生连续模拟波形的数字离散时间表示。它们通过电荷再分配过程完成这一任务;在此过程中,已知的定量电荷与ADC输入端获取的电荷量相比较。期间针对所有可能的数字代码(量化电平)执行二进制搜索,最终结果收敛至某一代码,使内部集成的比较器返回平衡状态。0和1的组合表示电路产生的决策序列,使系统回到均衡状态。

SAR ADC是通用、易用、完全异步的数据转换器。但是,决定特定应用使用哪种转换器时,仍需做出一些选择。本文具体讨论ADI SAR ADC产品组合提供的模拟输入信号类型。但应注意,尽管本文关注的是SAR ADC,输入类型通用于所有ADC架构。根据所考虑电路的信号源类型或总体目标,需要做出特定设计决策和权衡。最简单的解决方案是匹配ADC输入类型与信号源输出配置。不过,源信号可能需要改变信号类型的调理,或者存在成本、功率或面积考虑因素,影响模拟输入类型决策。我们来了解一下不同的可用模拟输入类型。

单端

最简单的模拟输入类型是单端输入。此时,信号从来源到达ADC仅需要一条线路。这种情况下将使用单个输入引脚,无信号源直接返回或感测路径。相对于ADC的接地引脚产生转换结果。根据特定器件,输入可能为单极性或双极性。单端情况下,简单是其优点。信号从来源到达ADC仅需要一条走线。这可以减少系统复杂性,同时降低总信号链的功耗。当然简单也可能有代价。单端设置不会抑制信号链内的直流失调。单端系统需要相对于载流地层执行测量,信号源接地与ADC接地之间的电压差异
可能出现在转换结果中。而且,设置更易受耦合噪声影响。因此,信号源和ADC应彼此靠近,以缓解这些效应。如果SAR ADC是单极性单端配置,容许信号摆幅介于接地与正满量程之间,通常由ADC基准电压输入设置。单端单极性输入的直观表示可参见图1。采用单端单极性输入的器件有AD7091R和AD7091R-8。

单端单极性

图1. 单端单极性

如果SAR ADC是双极性单端配置,容许信号摆幅介于对地正满量程与负满量程之间。同样,满量程通常由ADC基准电压输入设置。单端双极性输入的直观表示可参见图2。采用单端双极性输入的器件有AD7656A-1。

单端双极性

图2. 单端双极性。

伪差分

如果需要感测信号地或从载流地层解耦相对测量结果,信号链设计人员可能考虑迁移至伪差分输入结构。伪差分器件本质上是带参考地的单端ADC。器件执行差分测量,但检测的差分电压是相对于输入信号接地电平测量的单端输入信号。单端输入被驱动至ADC的正输入端(IN+),输入接地电平被驱动至ADC的负输入端(IN–)。需要注意的是,信号链设计人员必须注意负输入的模拟输入范围。一些情况中,负输入引脚相对于正输入具有有限的输入范围。这些情况下,正输入可在容许输入电压范围内自由摆动,而ADC的负输入可限制在ADC接地附近的较小±电压范围内。每个ADC输入的容许输入范围可在数据手册中找到。参见图3中的“绝对输入电压”规格表。

绝对输入电压示例

图3. 绝对输入电压示例。

如果具有有限IN–电压范围的伪差分器件(比如AD7980)需要抑制大于绝对输入电压范围的干扰信号,信号链设计人员可能需要考虑仪表放大器,以在信号到达ADC前消除较大的共模。有三种伪差分配置:单极性、伪双极性及真双极性。ADI SAR ADC产品组合提供采用以上每一种配置的器件。在单极性伪差分设置中,单端单极性信号被驱动至ADC的正输入端,信号源地被驱动至负ADC输入端,如图4所示。采用单极性伪差分输入的器件有AD7980和AD7988-5。

单极性伪差分

图4. 单极性伪差分。

在伪双极性设置中,单端单极性信号被驱动至ADC的正输入端。然而,信号源地未被驱动至ADC的负输入端,此输入到达满量程电压的一半。本例中,输入范围为±VFS/2,而非0至VFS。未出现动态范围增加,单极性情况与伪双极性情况之间的差异是测量正输入所依靠的相对电压。与单极性伪差分情况相同,伪双极性负输入具有有限的输入范围。不过,此时电压将在VFS/2而非接地左右变化。图5是伪双极性输入范围图。本例中,VOFF = VFS/2。提供伪双极性输入选项的器件有AD7689。

伪双极性

图5. 伪双极性。

伪差分真双极性情况与单极性伪差分情况很相似,只不过单端正ADC输入可在低电压上下摆动。通常,峰峰值输入范围是基准电压的两倍或此比例的倍数。例如,如果基准电压为5 V,那么伪差分真双极性器件可接受±5 V范围内的输入。图6显示伪差分真双极性输入范围图。提供伪差分真双极性输入的器件有AD7606。

伪差分真双极性

图6. 伪差分真双极性。

差分

伪差分架构优于单端架构之处在于能够抑制转换系统内的特定扰动信号。不过,存在可提供相同抑制优势,同时也增加系统动态范围的架构。差分架构允许用户最大限度地增加ADC的输入范围。与单端或伪差分方案相比,差分信号可将给定电源和基准电压设置的输入范围加倍,提供最多6 dB的动态范围增加,而不增加器件功耗。

ADI提供两种带有差分输入的器件。本文介绍的第一种是差分反相。本例中,ADC转换ADC正负输入之间的差异,同时正负输入彼此180°反相摆动。通常,差分反相器件为单极性。因此,差分器件的每一侧将在低电压与正满量程(由基准电压输入设置)之间摆动。由于差分器件每一侧180°反相,输入共模固定。与伪差分器件相似,差分反相器件可限制其容许共模输入范围。此范围可在产品数据手册的规格表中找到。如下图7所示。对于ADC输入的绝对输入范围为0伏至正满量程的器件,共模电压为V FS/2。大多数情况下,对于高分辨率(16位及更高)差分反相SAR ADC,共模电压范围为典型共模电压±100 mV。需要绝对最佳性能时,通常选择差分反相器件。差分信号将提供最大噪声抑制,趋于消除偶次项失真特性。如图8所示,由于差分器件引脚以相反方向摆动,动态范围和SNR相对于单端和伪差分配置有所改善。

差分共模输入范围

图7. 差分共模输入范围。

差分信号带来的动态范围增加

图8. 差分信号带来的动态范围增加。

如果需要在信号源为单端的信号链中最大限度地提高系统性能,可使用单端至差分放大器,例如ADA4940-1或ADA4941-1,以适当调理输入信号,匹配其与ADC的共模。如同伪差分器件,如果系统内存在较大共模,应使用仪表放大器来调理共模主体。差分ADC可处理共模中的精细变化,且聚合信号链具有极佳的CMRR。图9显示了差分反相输入范围图。采用差分反相输入的器件有AD7982、AD7989-5以及AD7915。

差分反相

图9. 差分反相。

共模范围限制是实现最佳性能和避免影响转换器动态范围所必需的。使用差分反相器件时有一些常见错误,可能违反共模范围。图10显示了实施差分反相器件时常发生的用户错误。此情形中,差分信号非180°反相。因此,共模在两个ADC输入引脚间剧烈变化,违反在图7限制下工作的器件的数据手册。

违反共模

图10. 违反共模。

另一个常见的差分反相失误是180°反相、但共模不当的信号,或者将ADC的IN-引脚连接至直流基底电压。在负ADC输入端提供直流电压很快便会违反共模范围规格,同时消除差分信号的动态范围优势。第二种差分信号是测量任意两个信号之间的差分,而不论共模如何。ADI提供一系列基于SAR ADC技术的集成式数据采集解决方案测量全差分信号。对于寻找具有宽容许输入共模范围的集成式数据采集解决方案的信号链设计人员,ADI提供ADAS3022和ADAS3023。它们分别是双极性连续和同步采样数据采集系统,共模范围宽达±10 V。在此范围内,它们可展示任意两个信号间的差异。

模拟输入类型可影响数字输出编码。具有单极性输入范围的转换器,例如单端单极性和伪差分器件,采用直接二进制编码。代码0将代表负满量程输入电压,代码2N – 1(N为位数)将代表正满量程输入。具有±极性输入的器件将采用二进制补码,以便将符号位提供给用户。具有±极性的器件包括单端双极性、伪差分双极性、伪双极性和全差分器件。对于这些ADC,负满量程输入将由代码–2N – 1代表,正满量程输入将由代码2N – 1 – 1代表。

SAR ADC是创建模数转换信号链的通用、低功耗、高性能选项。这些器件易于实施。不过,为获得系统的所需性能,必须做出特定架构选择。本文具体讨论ADI SAR ADC产品组合提供的模拟输入类型选择。每种输入类型提供特定优势,同时必须做出特定权衡。如上所述,正确的选择对于实现最佳性能至关重要。

有关选择正确驱动器放大器配置的信息,请参阅以下链接:驱动单极性精密ADC的单/双通道放大器配置。有关为既定应用正确选择ADC驱动器的信息,请参阅以下链接:精密SAR模数转换器的前端放大器和RC滤波器设计。

作者简介

Ryan Curran [ryan.curran@analog.com] 是ADI公司精密转换器业务部门的一名产品应用工程师。自2005年加盟ADI以来,他一直主要从事SAR ADC方面工作。Ryan获缅因大学欧洛诺电子工程学士学位,目前在阿默斯特马萨诸塞大学伊森伯格管理学院攻读工商管理硕士学位。

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简介

逐次逼近型模数转换器(因其逐次逼近型寄存器而称为SARADC)广泛运用于要求最高18 位分辨率和最高5 MSPS 速率的应用中。其优势包括尺寸小、功耗低、无流水线延迟和易用。

主机处理器可以通过多种串行和并行接口(如SPI、I2C 和LVDS)访问或控制ADC。本文将讨论打造可靠、完整数字接口的设计技术,包括数字电源电平和序列、启动期间的I/O 状态、接口时序、信号质量以及数字活动导致的误差。

数字I/O 电源电平和序列

多数SAR ADC 都提供独立的数字I/O 电源输入(VIO 或 VDRIVEVDRIVE),后者决定接口的工作电压和逻辑兼容性。此引脚应与主机接口(MCU、DSP 或FPGA)电源具有相同的电压。数字输入一般应在DGND − 0.3 V与 VIO+ 0.3 V 之间,以避免违反绝对最大额定值。须在 VIO引脚与DGND 之间连接走线短的去耦电容。

采用多个电源的ADC 可能拥有明确的上电序列。应用笔记AN-932 电源时序控制为这些ADC 电源的设计提供了良好的参考。为了避免正向偏置ESD 二极管,避免数字内核加电时处于未知状态,要在接口电路前打开I/O 电源。模拟电源通常在I/O电源之前加电,但并非所有ADC 均是如此。请参阅并遵循数据手册中的内容,确保序列正确。

启动期间的数字I/O 状态

为了确保初始化正确无误,有些SAR ADC 要求处于某些逻辑状态或序列,以实现复位、待机或关断等数字功能。在所有电源都稳定之后,应施加指定脉冲或组合,以确保ADC 启动时的状态符合预期。例如,一个高脉冲在RESET 上持续至少50 ns,这是配置AD7606 以使其在上电后能正常运行所必须具备的条件。

在所有电源均完全建立之前,不得切换数字引脚。对于SARADC,转换开始引脚CNVST 可能对噪声敏感。在图1 所示示例中,当AVCC、DVCC 和VDRIVE 仍在上升时,主机cPLD 拉高CNVST。这可能使 AD7367 进入未知状态,因此,在电源完全建立之前,主机应使 CNVST 保持低电平。

在电源上升时拉高 CNVST 可能导致未知状态

图1. 在电源上升时拉高 CNVST 可能导致未知状态。

数字接口时序

转换完成之后,主机可以通过串行或并行接口读取数据。为了正确读取数据,须遵循特定的时序策略,比如,SPI 总线需要采用哪种模式等。不得违反数字接口时序规范,尤其是ADC 和主机的建立和保持时间。最大比特率取决于整个循环,而不仅仅是最小额定时钟周期。图2 和下列等式展示了如何计算建立和保持时间裕量。主机把时钟发送至ADC 并读取ADC 输出的数据。

建立和保持时序裕量

图2. 建立和保持时序裕量。

tCYCLE = tJITTER + tSETUP + tPROP_DATA + tPROP_CLK + tDRV + tMARGIN

tCYCLE : 时钟周期 = 1/fCLOCK

tJITTER: 时钟抖动

tSETUP: 主机建立时间

tHOLD: 主机保持时间

tPROP_DATA: 从ADC 到主机的传输线路的数据传播延迟

tPROP_CLK: 从主机到ADC 的传输线路的数据传播延迟

tDRV: 时钟上升/下降沿后的数据输出有效时间

tMARGIN: 裕量时间大于等于0 表示达到建立时间或保持时间要求,小于0 表示未达到建立时间或保持时间要求。

主机建立时间裕量

tMARGIN_SETUP = tCYCLE, min – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV, MAX

建立时间等式以最大系统延迟项定义最小时钟周期时间或最大频率。要达到时序规格,必须大于等于0。提高周期(降低时钟频率)以解决系统延迟过大问题。对于缓冲器、电平转换器、隔离器或总线上的其他额外元件,把额外延迟加入tPROP_CLK 和 tPROP_DATA.

类似地,主机的保持时间裕量为

tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD

保持时间等式规定了最小系统延迟要求,以避免因违反保持时间要求而出现逻辑错误。要达到时序规格,必须大于等于0。

ADI 公司带SPI 接口的许多SAR ADC 都是从 CS 或 CNV的下降沿为MSB 提供时钟信号,剩余的数据位则跟随SCLK 的下降沿,如图3 所示。在读取MSB 数据时,要使用等式中的tEN而非tDRV .

AD7980 3 线 CS 模式下的SPI 时序

图3. AD7980 3 线 CS 模式下的SPI 时序。

因此,除了最大时钟速率以外,数字接口的最大工作速率也取决于建立时间、保持时间、数据输出有效时间、传播延迟和时钟抖动。

在图4 中,DSP 主机访问AD7980处于3 线CS模式下,其中,VIO = 3.3 V。DSP 锁存SCLK 下降沿上的SDO 信号。DSP的额定最小建立时间为5 ns,最小保持时间为2 ns。对于典型的FR-4PCB 板,传播延迟约为180 ps/in。缓冲器的传播延迟为5 ns。CNV、SCLK 和SDO 的总传播延迟为

tprop = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns.

tJITTER = 1 ns. 主机SCLK 的工作频率为30 MHz,因此,tCYCLE = 33 ns.

tSETUP_MARGIN = 33 ns − 1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns

tHOLD_MARGIN =11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns

建立时间和保持时间裕量均为正,因此,SPI SCLK 可以在30 MHz下工作。

DSP 和AD7980 之间的数字接口

图4. DSP 和AD7980 之间的数字接口。

数字信号质量

数字信号完整性(包括时序和信号质量)确保:在额定电压下接收信号;不相互干扰;不损坏其他器件;不污染电磁频谱。信号质量由多个项定义,如图5 所示。本部分将介绍过冲、振铃、反射和串扰。

常用信号质量规格

图5. 常用信号质量规格。

反射是阻抗不匹配导致的结果。当信号沿着走线传播时,每个接口处的瞬时阻抗都不相同。部分信号会反射回去,部分信号会继续沿着线路传播。反射可能在接收器端产生过冲、欠冲、振铃和非单调性时钟边沿。

过冲和欠冲可能损坏输入保护电路,或者缩短IC 的使用寿命。图6 所示为AD7606的绝对最大额定值。数字输入电压应在–0.3 V 和VDRIVE+ 0.3 V 之间。另外,如果振铃高于最大 VIL或小于最小VIH可能导致逻辑误差。

AD7606 的绝对最大额定值

图6. AD7606 的绝对最大额定值。

为了减少反射:

* 尽量缩短走线的长度
* 控制走线的特性阻抗
* 消除分支
* 使用适当的端接方案
* 用环路面积小的固体金属作为返回电流参考平面
* 使用较低的驱动电流和压摆率

针对走线特性阻抗的计算,目前有许多软件工具或网站,比如Polar Instruments Si9000 PCB 传输线路场求解器。借助这些工具,特性阻抗计算起来非常简单,只需选择传输线路型号并设置相应的参数即可,比如电介质类型和厚度以及走线宽度、厚度和隔离。

作为一种新兴标准,IBIS 用于描述IC 数字I/O 的模拟行为。ADI提供针对SAR ADC 的IBIS 模型。预布局仿真可检测时钟分布、芯片封装类型、电路板堆叠、网络拓扑结构和端接策略。也可检测串行接口时序限制以便为定位和布局提供指导。后仿真可验证设计是否符合所有指导方针和限制的要求,同时检测是否存在反射、振铃、串扰等违反要求的情况。

在图7 中,一个驱动器通过一条12 英寸的微带线路连接SCLK1,另一个驱动器通过一个与微带串联的43 Ω 电阻连接SCLK2。

驱动AD7606 SCLK

图7. 驱动AD7606 SCLK。

在图8 中,SCLK1 上的大过冲违反了–0.3 V 至+3.6 V 的绝对最大额定值。串联电阻可减小SCLK2 上的压摆率,使信号处于额定值之内。

AD7606 IBIS 过冲模型仿真

图8. AD7606 IBIS 过冲模型仿真。

串扰是能量通过互电容(电场)或互感(磁场)在并行传输线路间耦合的情况。串扰量取决于信号的上升时间、并行线路的长度以及它们之间的间距。

控制串扰的一些常用方法为:

* 增加线路间距
* 减小并行布线
* 使走线靠近参考金属平面
* 使用适当的端接方案
* 减小信号压摆率
* 数字活动导致的性能下降

数字活动可能导致SAR ADC 性能下降,使SNR 因数字地或电源噪声、采样时钟抖动和数字信号干扰而减小。

孔径或采样时钟抖动设定SNR 限值,尤其是对高频输入信号。系统抖动有两个来源:来自片内采样保持电路的孔径抖动(内部抖动),以及采样时钟上的抖动(外部抖动)。孔径抖动为转换间的采样时间变化,为ADC 的函数。采样时钟抖动通常为主要误差源,但两个源都会导致模拟输入采样时间变化,如图9所示。它们的影响难以区分。

总抖动会产生误差电压,ADC 总SNR 的限制因素为

其中,f 为模拟输入频率,tJ为总时钟抖动。

例如,当模拟输入为10 kHz,总抖动为1 ns 时,SNR 限值为84 dB。

采样时钟抖动导致的误差电压

图9. 采样时钟抖动导致的误差电压。

数字输出开关导致的电源噪声应与敏感的模拟电源相隔离。分别去耦模拟和数字电源,密切注意地回流路径。

高精度SAR ADC 可能对数字接口上的活动很敏感,即使电源适当去耦和隔离时。突发时钟往往优于连续时钟。数据手册通常会列出接口不应活动的安静时间。在较高吞吐速率条件下,可能难以减少这些时间内的数字活动,通常为采样时刻及出现关键位判断点时。

结论

密切注意数字活动,确保SAR ADC 转换有效。数字活动导致的误差可能使SAR ADC 进入未知状态,导致故障,或者降低性能。希望本文能帮助设计师排查根本原因,同时还能提供解决方案。

参考电路

Kester, Walt. "数据转换器支持电路." 《数据转换手册》,第7 章,ADI 公司,2004 年。

Brad Brannon,AN-756 应用笔记. 采样系统以及时钟相位噪声和 抖动的影响,ADI 公司,2004 年。

Ritchey, Lee W. 《一举成功:高速PCB 和系统实用设计手册》第1 卷,Speeding Edge,2003 年。

Usach, Miguel.AN-1248 应用笔记. SPI 接口,ADI 公司,2013 年。

Casamayor, Mercedes.AN-715 应用笔记: 走近IBIS 模型:什么 是IBIS 模型?它们是如何生成的?ADI 公司,2004 年。

作者:Steven Xie

Steven Xie 于2011 年加入ADI 北京分公司,是中国设计中心的一名ADC 应用工程师。他负责中国市场SAR ADC 产品的技术支持工作。在此之前,他曾在Ericsson CDMA 团队做过四年的硬件设计人员。2007 年,Steven毕业于北京航空航天大学,并获得通信与信息系统硕士学位。

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Σ-Δ概述

过去几年间,Σ-Δ架构由于在混合信号VLSI工艺中有助于实现高分辨率ADC,因而日益受到青睐。然而,直到最近,商业化生产这些器件所需的工艺技术尚未问世。现在,1微米及更小的CMOS几何结构的制造条件已经成熟,因此Σ-Δ转换器在某些类型的应用中将变得更为常见,特别是在单芯片上集成ADC、DAC和DSP功能的混合信号IC中,Σ-Δ转换器的使用将尤为普遍。

从概念上讲,Σ-Δ转换器的数字特性多于模拟特性,但这并未降低Σ-Δ型ADC的模拟部分的重要性。五阶Σ-Δ调制器的设计(例如在双通道18位ADC AD1879中)绝不是轻而易举的小事一桩,数字滤波器同样如此。Σ-Δ转换器本质上是一种过采样转换器,尽管过采样只是成就整体性能的多种技术中的一种。总的说来,Σ-Δ转换器是利用分辨率非常低(1位)的ADC以极高采样速率对模拟信号进行数字化处理。但通过将过采样技术与噪声整形和数字滤波技术结合使用,使有效分辨率得以提高。然后,通过抽取过程降低ADC输出端的有效采样速率。1位量化器和DAC的线性度使Σ-Δ型ADC表现出极佳的微分和积分线性度,并且不必像其它ADC架构那样需要调整。

Σ-Δ概念

图1. Σ-Δ概念

Σ-Δ转换器工作原理涉及到的关键概念包括过采样、噪声整形(使用Σ-Δ调制器)、数字滤波和抽取。

详文请阅:Σ-Δ型ADC和DAC

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Doug Ito ADI公司产品应用工程师

根据定义,高速模数转换器(ADC)是对模拟信号进行采样的器件,因此必定有采样时钟输入。某些使用ADC的系统设计师观测到,从初始施加采样时钟的时间算起,启动要比预期慢。出人意料的是,造成此延迟的原因常常是外部施加的ADC采样时钟的启动极性错误。

许多高速ADC的采样时钟输入具有如下特性:

* 差分
* 内部偏置到设定的输入共模电压(VCM)
* 针对交流耦合时钟源而设计

本讨论适用于时钟缓冲器具有上述特性的转换器。差分ADC时钟输入缓冲器常常有一个设计好的切换阈值偏移。如果没有这种偏移,切换阈值将发生在0 V差分。如果无偏移的时钟缓冲器被解除驱动且交流耦合,则器件内部会将时钟输入(CLK+和CLK−)拉至共模电压。这种情况下,CLK+上的直流电压和CLK−上的电压将相同,意味着差分电压等于0 V。

在理想世界里,若输入上无信号,则时钟缓冲器不会切换。但在现实世界里,电子系统中总是存在一些噪声。在输入切换阈值为0 V的假想情况中,输入上的任何噪声都会跨过时钟缓冲器的切换阈值,引发意外切换。

若将足够大的输入切换阈值偏移设计到时钟缓冲器中,则同样的情况不会引发切换。因此,为交流耦合差分时钟缓冲器的切换阈值设计一个偏移是有利的,故而时钟缓冲器常常有一个切换阈值偏移。

不施加时钟时,时钟缓冲器中的内部偏置电路将CLK+和CLK−各自拉至相同的VCM。初始施加时钟时,CLK+和CLK−将偏离先前确立的VCM,分别向正方向和负方向(或负方向和正方向)摆动。在图1中,VCM = 0.9 V。

图1显示在器件处于非活动状态(要么初始启动系统,要么时钟驱动器在一段时间内处于非活动状态)之后施加时钟的情况。这种情况下,CLK+在第一个边沿向正方向摆动,CLK−向负方向摆动。若在输入切换阈值上增加一个正偏移,此时钟信号将在第一个边沿切换时钟缓冲器,如图1所示。时钟输入缓冲器将立即产生一个时钟信号。

启动情况:CLK+在第一个边沿向正方向摆动,CLK−向负方向摆动

图1. 启动情况:CLK+在第一个边沿向正方向摆动,CLK−向负方向摆动。

如果时钟偶然从相反极性启动,则CLK−在第一个边沿向正方向摆动,CLK+向负方向摆动。在给输入切换阈值增加相同正偏移的情况下,此时钟信号在第一个边沿及随后的边沿都不会切换时钟缓冲器,直至波形被拉向稳态,随着时间推移而跨过切换阈值,如图2所示。

启动情况:CLK+在第一个边沿向负方向摆动,CLK−向正方向摆动

图2. 启动情况:CLK+在第一个边沿向负方向摆动,CLK−向正方向摆动

可以看出,初始启动时钟的极性对带有输入阈值偏移的时钟缓冲器的切换具有重要影响。在其中一种情况下(本例中CLK+初始上升),当初始施加时钟时,时钟缓冲器立即开始切换,完全符合预期。在极性相反的情况下(本例中CLK+初始下降),当初始施加时钟时,时钟缓冲器不会立即开始切换。

如果您发现ADC启动有意外的延迟,请尝试改变时钟启动极性,这可能会使启动时间恢复正常。

作者简介

Doug Ito [Douglas.Ito@analog.com]是ADI公司位于美国加利福尼亚州圣迭戈的高速ADC团队的应用工程师。他拥有圣迭戈州立大学电气工程学士学位。Doug是ADI公司技术支持论坛EngineerZone®高速ADC支持社区的成员。

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