ADC



Snehal Prabhu和Ian Beavers ADI公司

摘要

犯错乃人之常情。但对于系统的模数转换器(ADC),我们能够提出什么样的要求呢?我们将回顾转换误差率(CER)测试的范围和高速ADC的分析。取决于采样速率和所需的目标限值,ADC CER测量过程可能需要数周或数月时间。为实现高置信度(CL),出现首次错误之后常常还需要进行测试(Redd,2000)。对于那些要求低转换误差率的系统,需要付出努力来详尽地予以量化。一切完成后,我们便能确定高置信度的误差率—优于10–15。

许多实际高速采样系统,如电气测试与测量设备、生命系统健康监护、雷达和电子战对抗等,不能接受较高的ADC转换误差率。这些系统要在很宽的噪声频谱上寻找极其罕见或极小的信号。误报警可能会引起系统故障。因此,我们必须能够量化高速ADC转换误差率的频率和幅度。

CER与BER

首先,让我们理清误差率描述中的两大差异。转换误差率(CER)通常是ADC关于模拟电压采样的判断不正确的结果,因此,与转换器输入的满量程范围相比较,其相应的数字码也不正确。ADC的误码率(BER)也能描述类似的误差,但就我们的讨论而言,我们把BER定义为纯数字接收错误;如果没有这种错误,那么转换的码数据就是正确的。这种情况下,正确的ADC数字输出未能被FPGA或ASIC等下游逻辑器件正确接收到。代码出错的程度及其出现的频率就是本文余下部分要讨论的内容。

仅仅阅读数据手册中的技术参数,可能难以掌握ADC转换误差。使用转换器数据手册中的单个数据,当然可以对转换误差率进行某种估计,但该数据量化的到底是什么呢?您无从判断多大的样本偏差可被视为错误,无法确定试验测量或仿真的置信度。必须将“错误”定义限定在已知出现频率所对应的幅度以内。

误差源

有多种误差源会造成ADC转换错误,内部和外部均有。外部误差源包括系统电源毛刺、接地反弹、异常大的时钟抖动和可能有错的控制命令。ADC数据手册中的建议和应用笔记通常会说明避开这些外部问题的最佳系统布局做法。ADC内部误差源主要可归因于亚稳态(Beavers,2014)或模拟域中各级之间的残余处理传递,以及数字域和物理层中的输出时序误差。ADC设计团队在器件开发过程中必须分析这些挑战。

图1. 对于满量程上模拟分辨率的各个位,理想ADC样本都有单一数字输出(左图)。实际ADC输出行为的一个例子(右图)显示了与内部和外部噪声相关的某种模糊性。

在一组比较器中,当比较器基准电压精确等于或极其接近待比较的电压时,便可能发生亚稳态状况(Kester,2006)。比较电压在幅度上越接近基准电压,比较器作出全面判断所需的时间就越长。如果二者之间的电压差非常小或为0,比较器可能没有足够的时间来最终判定比较电压是高于还是低于基准电压。当该样本的转换完成时,比较器输出可能处于亚稳第三态,而不是清晰地判定一个有效逻辑输出1或0 (Kester,2006)。这种犹豫不定会波及整个ADC,可能引起转换错误。

图2. 对于满量程上模拟分辨率的各个位,理想ADC样本都有单一数字输出(左图)。实际ADC输出行为的一个例子(右图)显示了与内部和外部噪声相关的某种模糊性

在流水线型ADC架构中,还有其他潜在转换误差源,即在级间边界传递处,残余电压从上一级传送到下一级。例如,若两级之间有未校正的增益匹配误差,则残余电压的传递会在后续级中产生误差。此外,负责将一个电压发送到下一ADC级的残余DAC中的毛刺也可能在稍后的处理中引起意外的干扰误差(Kester,2006)。任何无源元件中都存在的热噪声是所有ADC固有的噪声分量,它决定了ADC处理的绝对噪底(Brannon,2003)。在详细测定ADC的过程中,必须审视和量化所有这些可能的误差源,确保转换器运行时没有任何落差。

噪声分量

折合到输入端的噪声是ADC转换缺陷的一个固有分量,其中包括ADC输入端的热噪声。常常利用ADC输入端开路或浮空情况下的数字输出码直方图来对其进行量化。ADC数据手册通常会说明并显示此噪声。下面的图形给出了此噪声幅度的例子,其在本例中为[N] ± 11。

图3. 输入端开路或浮空时,理想ADC会采样输出一个中间电平失调码,如左侧直方图所示。实际ADC会有折合到输入端的噪声,其在对数尺度上应表现为高斯形状的弯曲直方图(右侧)。

ADC的积分非线性(INL)是ADC满量程输入范围内实际样本编码相对于理想输出的传递函数(Kester,2005)。ADC数据手册通常也会说明此信息并给出其曲线。与理想编码的最大偏差通常用某一数量的LSB来表示。下面是INL曲线示例。虽然它反映了一定量的绝对误差,但在大部分16位或稍低分辨率的高速ADC中,INL通常只有0到3个码。它不是转换器实际误差率的主要贡献因素。

图4. INL曲线示例,在所有ADC编码上测量,与理想样本相比,最大误差为±1 LSB或±1个码,对ADC转换误差而言基本上可忽略不计。

测试方法

针对长期CER检测,测试方法可以使用非常低的ADC输入频率(相对于时钟速率而言)。在任何两个相邻样本点之间构成一条直线,正弦波斜率可近似为该直线的斜率。类似地,略高于采样速率的输入频率会混叠为低频。对于这种情况,有一个可预测的理想解决方案能让各相邻样本处于前一样本的±1个码内。输入信号频率和编码采样时钟频率必须锁定,保持可预测的相位对齐。如果此相位不是恒定值,对齐就会异相,测量数据将没有用处。因此,为了计算理想转换结果,样本(N + 1) – sample
(N)应相差一个码,幅度不超过1。

所有ADC固有的可预测小转换误差源包括积分非线性、输入噪声、时钟抖动和量化噪声。所有这些噪声贡献都可以累加以获得最差限值,若超过此限值,误差将被视为来自两个相邻转换样本。16位ADC的输出编码数是12位转换器的24或16倍。因此,该扩展分辨率会影响用于限制转换误差率测试的编码数。在其他一切都相同时,16位ADC的限值将被12位ADC宽16倍。可使用ADC内置自测(BIST)功能并根据热噪声、时钟抖动和其他系统非线性来确定误差阈值。当超过误差限值时,可在ADC内核中标记特定样本及其对应的样本数和误差幅度。使用内部BIST的一大好处,是它将误差源界定在ADC内核本身,排除了专属于数字数据传输输出的接收位错误引起的误差。一旦明确误差阈值,便可执行涉及ADC、链路以及FPGA或ASIC的完整系统测量,以便确定全分量CER。

图5. ADC转换误差率与其热噪声的关系通常只能通过晶体管级电路仿真获得。上图为一个12位ADC的示例图,要实现10–15的CER,其必须能承受8 Σ的热噪声。

现在看看如何计算热噪声贡献(Brannon,2003)。

SNR = 20log(VSIGNAL/VNOISE)

VNOISE = VSIGNAL × 10^(–SNR/20)

为得出ADC的均方根噪声,必须调整VFULLSCALE:

VNOISE = (VFULLSCALE/(2 × (2) × 10^(–SNR/20)

利用以下公式计算AD9625的热噪声限值,它是一款12位2.6 GSPS ADC,设计满量程范围(FSR)为1.1 V,SNR为55,2.508 MHz混叠输入频率。热噪声限值 = 8 × VINpp × 10 ^ (SNR/20)/2√(2) = 3.39 mV ~±12个码。

本例中,对于10–15误差限值,单单热噪声的8Σ分布就能贡献最多±12个码。这应针对ADC的折合到输入端总噪声测量进行测试。注意:数据手册中的折合到输入端噪声可能不是基于足够大的样本规模(用于10–15测试)而测得的。折合到输入端噪声包含所有内部噪声源,包括热噪声。

为了明确界限以尽可能包含所有噪声源,包括测试设备,我们使用内部BIST来测量误差幅度分布。利用AD9625的内部BIST,以2.5 GSPS运行,混叠AIN频率为80 kHz,接近ADC满量程,使用标称
电源和温度条件执行CER测量,为期20天。

假设模拟电压转换为数字表示的所有ADC处理都是理想的。数字数据仍然需要精确传输,并在信号链的下游FPGA或ASIC中的下一级处理中精确接收。这一级的数字混乱通常由位错误或误码率来定义。然而,ADC的数据眼图输出的综合特性可以在PCB走线末端直接测量,并与JESD204B接收器眼罩比较,从而非常好地了解输出质量(Farrelly,Loberg 2013)1。

在1 Σ内以2.6 GSPS运行时,为了确立10–15的CER,10的15次方个样本,需要让此测试连续运行4.6天。对于更大的Σ,要确立更高的置信度,此测试需要运行更长时间2。测试需要非常稳定的
测试环境和干净的电源。被测转换器的电压源如有任何毛刺未被抑制,将导致测量错误,测试将不得不从头再来。

可利用一个FPGA计数器来记录两个相邻样本的幅度差超过阈值的情况,把该样本算作一次转换错误。计数器必须累计整个测试期间的错误总数。为了确保系统的工作行为符合预期,误差幅度和理想值也应记录在直方图中。测试所需时间取决于采样速率、期望的测试转换误差率和置信度要求。小于10–15的CER和95%的置信度至少需要连续测试14天。通过外推到实测值以外可以估计CER,但置信度会降低(Redd,2000)。

测量ADC的CER是一个破费时间的过程,您可能会想,是否能够基于已知测量结果进行外推。好消息是可以这样做。然而,有利必有弊,读者要擦亮眼睛。当我们不断地利用这种方法对误差率进行合理的数学估计时,估计的置信度会越来越低3。例如,若置信度不到1%,那么知道10–18的误差率可能也没有什么用。

对于任何给定样本,转换误差阈值可能累计达到4或5个LSB。根据ADC分辨率、系统性能和应用的误差率要求,该值的大小可能略有不同。使用此误差带与理想值进行比较后,超出此限值的样本将被视为转换错误。ADC的误差带可通过调整阈值并监视典型性能数据来测试。最后使用的测试限值为缺陷的均方根和,其中主要是ADC热噪声。

采样值相对于理想值的测试数据直方图类似于离散式泊松分布图。泊松分布与二项式分布的主要区别在于,泊松分布没有固定的试验次数。相反,它使用固定的时间或空间间隔,并记录其中的成功次数,这与上述CER测试方法相似。记录到的任何样本如超出根据理想值算得的误差限值,就会被视为真正的码错误。

图6. 利用ADC样本与理想输出码相比较的长期直方图,我们可以检测任何超出计算限值的偏差。该直方图类似于泊松分布图。

系统

懂得单个转换器的CER之后,我们便可计算一个包含许多转换器的高级同步系统的误差率。许多系统工程师会问:在一个使用大量ADC的大型复杂系统中,累积ADC转换误差率将是多少?

因此,对于高级多信号采集系统,第二考虑事项就是确定一系列(而不是某一个)转换器的转换误差率。乍看之下,这似乎是一个令人怯步的任务。幸运的是,测得或算得单个ADC的CER之
后,将此误差率外推到多个ADC并不是那么困难。这样,函数就变成基于系统所用转换器数目的概率扩张方程。

首先,求出单个转换器不发生错误的概率。它仅比1略小一点,即1减去误差率值(1–CERSINGLE)。其次,系统中有多少个ADC,便将该概率自乘多少次,即(1–CERSINGLE)#ADCs。最后,将1减去上述值,便可得出系统会出错的误差率。我们得到以下方程:

CERMULTIPLE = 1 – (1 – CERSINGLE)#ADCs

考虑一个使用99个ADC,单个ADC的CER为10–15的系统。

1 – CERSINGLE = 0.999999999999999
CERMULTIPLE = 1 – (0.999999999999999)
99 =9.8999999999995149000000000799095 × 10–14 (~about 10–13)

可以看出,现在的CERMULTIPLE值几乎比CERSINGLE (10–15)大100倍。由此可以得知,含有99个ADC的系统的转换误差率大致等于单个ADC的CER乘以系统中的ADC数量。从根本上说,它高于单个ADC的转换误差率,既受单个ADC转换误差率的限制,也受系统所用转换器数量的限制。因此,我们可以得出结论:包含许多ADC的系统与单个ADC相比,总转换误差率会显著提高。

图7. 使用多个转换器的系统的CER正比于单个转换器的CER乘以ADC数量。

确定ADC转换误差可能很困难,但仍是可实现的。第一步是确定系统中的转换误差大致有多大。然后需要确定一组适当的有界误差限值,包括预期ADC操作的非线性良性源。最后,特定测量算法可实现大部分或全部测试。测量结果可外推到测试界限之外,以获得额外的近似。

参考文献

Beavers,Ian。“高速ADC的转换误差率解密。”EDN,2014年。

Brannon,Brad。“ADC噪声对无线系统性能影响的分析。”EE Times,2003年。

Frank Farrelly和Chris Loberg。“更快的JESD204B标准带来验证挑战。”Electronic Design,2013年。

Kester,Walt。“MT-011:找出那些难以琢磨、稍纵即逝的闪码和亚稳状态。”指南MT-011,ADI公司,2006年。

Kester,Walt。“MT-004:ADC输入噪声面面观—噪声是利还是弊?。”指南MT-004,ADI公司,2005年10月。

Redd,Justin。“计算误差概率估计的统计置信度。”Lightwave,2000年。

Redd,Justin。“误码率测试解密。”Lightwave Online,2004年。Jeffrey Ugalde和Ian Beavers。“设计低误码率的JESD204B转换器系
统。”EDN,2014年。

Wolaver,Dan H。“快速精确地测量误差率。”Electronic Design,
1995年。

尾注

1 虽然本文未做详细讨论,但ADC接收器的数字数据眼的质量以及相应的数字链路BER可归因于许多因素,包括预加重、PCB材料、码间干扰和走线长度。

2 欲更详细了解CER测试的置信度,请参阅(Redd,2000)和(Beavers,2014)

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作者:Ian Beavers, Matt Felmlee Analog Devices

随着使用多模数转换器(ADC)的高速信号采集应用的复杂性提高,每个转换器互补时钟解决方案将决定动态范围和系统的潜在能力。随着新兴每秒一千兆样本(GSPS) ADC的采样速率和输入带宽提高,系统的分布式采样时钟的能力和性能变得至关重要。以高频测量为目标的系统解决方案,例如电气测量仪器仪表和多转换器阵列应用,将需要尖端的时钟解决方案。选择专门的辅助时钟解决方案对防止ADC动态范围受限非常重要。根据目标输入带宽和频率,时钟抖动可能会反过来限制ADC的性能。转换器的高速JESD204B串行接口的低抖动和相位噪声、分配链路和对齐能力都是对优化系统性能极其重要的时钟属性。

支持带JESD204B输出ADC的多通道低抖动GHz时钟解决方案继续在业内激增。设计工程师问我们该如何为其GSPS ADC选择合适的时钟解决方案。下面就是答案和对与将时钟解决方案与特殊ADC配对产生的技术影响相关的部分常见讨论的分析。第2或第3奈奎斯特频率区域对宽带GSPS ADC使用高输入频率需要较低的抖动和高速时钟。时钟抖动对ADC性能有什么影响?由于采用GSPS ADC和直接RF采样的系统中使用高频率输入信号,因此时钟抖动对系统性能的影响越来越大。固定量的时钟抖动可能不会对具有低频输入的系统性能产生限制。随着ADC输入频率提高,相同固定量的时钟抖动会对系统的信噪比(SNR)产生影响。ADC的SNR定义为信号功率或噪声与输入ADC的总非信号功率的对数比。

详文请阅:时钟宽带GSPS JESD204B ADC

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摘要

新的国际标准和法规加速了工业设备对安全系统的需求。功能安全的目标是保护人员和财产免受损害。这可以通过使用针对特定危险的安全功能来实现。安全功能由一系列子系统组成,包括传感器、逻辑和输出模块,因而需要系统层面和集成电路层面的专门技能来提供具有适当功能组合的IC。本文以 AD7770 Σ-Δ ADC 为例,探讨如何构思和设计高性能IC以提供模拟域和数字域中的先进特性组合,从而简化安全系统的设计。

简介

墨菲定律变体之一:"如果几件事都可能出错,首先出错的往往是会造成最大损失的那一件。"

如果一个系统可能产生直接或间接的致命威胁,例如机器故障等,那么设计该系统时,必须最大程度地降低故障可能性及其导致的负面影响。为了确保发生随机性和确定性故障的概率尽可能低,必须遵循特定的设计方法。工业中将这种设计方法称为功能安全方法。这种方法要求对系统进行细致入微的分析,确定所有潜在的危险情况,并运用最佳做法来将器件、子系统和系统的故障风险(例如电压过高或诊断失败等)降至容许的水平。

功能安全背后的理念是当检测到错误时让系统保持安全状态,例如:若来自外部传感器的转换结果超出范围,则断开使能的输出连接

IEC-61508是工业设备功能安全设计参考标准,已针对不同行业进行了修改或阐释,例如ISO-26262适用于汽车行业,IEC-61131-6适用于可编程控制器。

根据功能安全标准进行设计可能相当繁琐,因为必须完成从上至下的细致分析,从整体系统描述到所用器件的内部功能模块都不能遗漏。为了保证系统具备足够高的保护水平,避免出现任何危险情况,并使未检出差错的发生概率最小,这种分析是有必要的。设计功能安全系统时,必须确保系统能够检测到所有错误,并以足够快的速度作出反应,使危险情况的发生概率最小,如图1所示。

功能安全系统的反应时间

图1.功能安全系统的反应时间

如何设计功能安全系统

危害分析的第一步是确定可能致人受伤的方式。对这些情况进行分析之后,系统设计应确保避免危险情况发生。如果存在无法避免的情况,应增加安全系统来检测该不安全状态并让系统处于安全状态。

为了更好地说明这个问题,假设存在图2所示的系统。根据油箱温度,一个连接到油箱的阀门打开一定的百分比以使爆炸风险最低。一个DAC通过一台电机控制阀门开口大小。所述系统称为开环式。

开环阀门控制系统信号链

图2.开环阀门控制系统信号链

危害分析揭示出有两种情况可能产生不确定状态:

温度测量错误。因此,阀门开口大小也不正确。

DAC未能正确打开/关闭阀门。

下一步是评估各种危害的风险,公式如下:

确定风险之后,下一步便是设计一个能将风险降至容许水平的功能安全系统。

IEC-61508定义了四个安全完整性等级(SIL),这些等级规定了安全功能应将风险降至何种水平。有两种不同的目标概率:一是需要时失效,适用于处于待命状态且由事件触发的系统(安全气囊是一个很好的例子);二是每小时失效,适用于持续运行的系统,上例就是这种情况。表1总结了以下标准的SIL之间的大致等效性:IEC61508、ISO 26262(ASIL,汽车)和航空电子关于期望需要时失效和每小时失效的标准。

表1.不同标准的风险水平概算

SIL等级是基于对未检出故障的降低和最小化程度来制定的,这里的未检出故障是指会使系统功能失常并可能触发不利状况的故障。

诊断覆盖率要求是多少?

未检出故障的概率随着诊断覆盖率的提高而降低。若系统能提供99%的诊断覆盖率,则可实现SIL3;若诊断覆盖率为90%,则可实现SIL2;若诊断覆盖率只有60%,则可实现SIL1。换言之,未检出故障的发生概率随着冗余程度的提高而降低。

实现SIL2或SIL3的较简单方法是采用已通过相应保护等级认证的器件。但这并非总是可行的,因为此类器件针对的是特定应用,其与您的电路或系统可能不完全相同。因此,之前通过SIL等级认证的器件,它们当初使用的认证标准可能不适用你的系统,而且你的系统保护等级也可能不相同。

实现高诊断覆盖率的另一种方法是在器件层面使用冗余设计。这种情况下,错误检测不是直接进行,而是间接进行,即比较两个(或更多)理应相同的输出。然而,这种方法会增加功耗、面积和系统的最终成本(成本问题可能最为关键)。

提高器件层面的错误检测水平和冗余度

一个常见的差错来源是外部接口中的数据传输:如果任何一位在传输中被破坏,数据便可能被接收器误解,并且可能产生不利状况。为了计算数据传输中发生的总差错,可以使用BER(误码率)。BER表示因为噪声、干扰(EMC)或任何其他物理原因而遭到破坏的位数和传输的总比特数的比值。

系统的BER可通过物理方法加以测量。一般而言,许多标准规定了这一数值,例如HDMI®,或者可以使用估计值。现代数据传输的最低标准BER为10–7。对许多应用来说,此数值可能太过保守,但可用于参考。

10–7的BER意味着每1000万位中有1位遭到破坏。对于SIL3系统,每小时的目标最大差错概率为10–7。如果系统在ADC和控制器之间传输32位数据,输出数据速率为1 kSPS,则1小时传输的位数为:

这种情况下,误码率会提高到1.5e–5,这只是一个接口的贡献;传输差错的总贡献应保持在总差错预算的0.1%到1%之间。

对于这种情况,可通过增加CRC算法来检测差错。可检测到的损坏位数由CRC多项式的Hamming距离定义,例如X8 + X2 + X + 1的Hamming距离为4,能够在传输的每帧中检测到最多3个损坏位。表2总结了CRC Hamming距离为4时根据每小时传输的不同位数得出的差错概率,假设传输32位数据加8位CRC。

表2.CRC Hamming距离为4时的差错概率

CRC诊断水平可通过如下方式来加强:回读写入的寄存器,确认数据传输正确。此操作会提高诊断水平,但所用CRC多项式的差错检测水平必须能够检测BER概率所决定的预期损坏位数。

如何使故障概率最小?

若制造商宣称某个器件针对功能安全系统而设计,其应能够提供FIT以及更为重要的故障模式、影响和诊断分析(FME(D)A)。此数据用于分析特定应用中的IC,计算系统的诊断覆盖率(DC)、安全失效系数(SFF)和危险故障率。

FIT衡量器件的可靠性。IC的FIT可根据加速寿命测试或IEC62380、SN29500等工业标准来计算;工业标准将应用的平均工作温度、封装类型和晶体管数量视为产生FIT预测结果的因素。FIT只是关于器件可靠性的预测,并不提供关于故障根源的任何信息。一般而言,除非能够直接或间接检查每个功能模块,否则最终差错概率将会太高而无法满足任何SIL2或SIL3安全功能的SIL目标。

FME(D)A的目的是提供一个全面的文件来分析芯片中实现的所有模块、模块失效的直接或间接后果以及支持故障检测的不同机制或方法。如之前所述,这些分析是基于特定信号链/应用而完成的,但其详细程度应足够高,据此可以轻松生成针对其他系统/应用的FME(D)A分析。

Σ-Δ ADC可能出什么错?

对Σ-Δ ADC的一般分析揭示出了此类器件的内部复杂性所引起的多种错误来源:

* 基准电压断开连接/受损
* 输入/输出缓冲器/PGA受损
* ADC内核受损/饱和
* 内部稳压器电源不正确
* 外部电源不正确

只有某些问题会在器件模块中产生故障,但存在其他不像上面所列那么明显的故障原因:

* 内部键合线受损
* 键合线与邻近引脚短路
* 漏电流增加

例如,若VREF漏电流增加以致在内部基准电压上产生压降,器件能否检测到这一情形?为检查此类故障,ADC应能选择不同的基准电压进行转换,并将VREF用作转换输入。

若内部熔丝位再生或发生其他损坏,可能导致上电时加载不正确的配置,对此应如何进行检测?这些都是可能出错的一些事例,即使其发生概率非常低。所有潜在故障(尤其是非常罕见的故障)及其检测方式(如有),都必须在FME(D)A文件中做好记载。此文件总结了基于特定应用和/或配置的故障及所做的假设,目的是最大程度地提高检测水平,使未检出差错最少。

ADI公司的现代化Σ-Δ ADC,比如 AD7770, AD7768, 或 AD7764, 通过多个诊断检测器来提高容错保护,并检测数字模块和模拟模块中的功能错误。下面是此类模块的一些例子:

* 用于熔丝位、寄存器和接口的CRC校验器
* 过压/欠压检测器
* 基准电压和LDO电压检测器
* 用于PGA增益测试的内部固定电压
* 外部时钟检测器
* 多个基准电压源

除了这些特性,AD7770 ADC还集成了一个辅助12位SAR型ADC,它可以用来提高器件的诊断能力,例如:

* 实现其他架构以得到某些好处,比如提供不同的EMC抗扰度
* 它通过不同的电源引脚供电,故而可以用作基准电压源
* 其速度非常快,用作监视器时,在一个Σ-Δ 通道的单次转换期间,它可以监视8个Σ-Δ通道,但该* * SAR型ADC的精度和Σ-Δ ADC的精 度不同
* 它利用不同的串行接口(SPI)提供转换结果

提供所有内部电压节点的测量进行诊断,比如外部电源、VREF、VCM、LDO输出电压或内部基准电压。

图3显示了AD7770 ADC的内部框图。内置监视器的模块用绿色突出显示,对红色突出显示的模块可以进行主动监视。

AD7770 ADC的诊断和监控模块

图3.AD7770 ADC的诊断和监控模块

结语

为保证功能安全,须提高系统/模块监视和诊断覆盖率,以降低未检出错误的数学概率。提高覆盖率的较简单方法是增加冗余,但这会给系统带来多方面的不利影响,尤其是成本。ADI公司最近的一些Σ-Δ ADC,比如 AD7124 或AD7768,实现了许多内部错误检测器,这样可以简化功能安全系统的设计,使整体复杂度低于其他解决方案。AD7770是精密Σ-Δ ADC设计的典范,集成了监视和诊断能力,包括通过内置冗余转换器来使诊断覆盖率达到最大,这使其成为超越一切可能的卓越产品。

作者

Miguel Usach Merino

Miguel Usach Merino获瓦伦西亚大学电子工程学位。2008年加入ADI公司,任爱尔兰利默里克精密DAC部的应用工程师。

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