ADC

作者:Ian Beavers | Electronic Design

在为高性能系统选择宽带模数转换器(ADC)时,需要考虑多种模拟输入参数,比如,ADC分辨率、采样速率、信噪比(SNR)、有效位数(ENOB)、输入带宽、无杂散动态范围(SFDR)以及微分或积分非线性度等。

对于GSPS ADC,最重要的一个交流性能参数可能就是SFDR。简单而言,该参数规定了ADC以及系统从其他噪声或者任何其他杂散频率中解读载波信号的能力。为了实现GSPS ADC中所使用的转换速率,可以采用以高采样速率捕获信号的多种架构。然而,使用其中一些架构时需要以牺牲全带宽SFDR性能为代价。

为了认识转换器SFDR对系统的影响,我们就设计工程师针对SFDR参数细节提出的一些常见问题进行了回答,同时对该参数在转换器数据手册中的描述方式、对ADC性能起着限制或促进作用的各种架构以及对SFDR性能形成限制的系统设计因素进行了说明。

我注意一以,数据手册中关于SFDR的说明,有些列出了注意事项,有些没有列出。到底什么是SFDR?能够区分信号和噪声是许多信号采集系统的一个关键方面。无论明确的电信协议、雷达扫描,还是测量仪器,弱信号的采集和解码是区分任何系统性能的核心所在。SFDR表示可从大干扰信号分辨出的最小功率信号。它定义的是载波功率的均方根(rms)值与频域(如快速傅里叶变换(FFT))中的下一个最大有效杂散信号的均方根值之间的动态比值。因此,根据定义,该动态范围不得存在其他杂散频率。

SFDR通常采用功率单位(dBc),量化为目标载波相对于下一个最大有效频率的功率的范围。然而,该参数也可以满量程信号为基准,以功率单位(dBFS)为计量单位。这是一个重要的区别,因为目标载波可能是功率相对较低的信号,而且远远低于至ADC的满量程输入。当情况确实如此时,SFDR在区分信号与其他噪声和杂散频率时变得至关重要。

是什么对ADC的SFDR构成限制?

谐波频率是基波频率的整数倍数。对于设计良好的单芯片ADC内核,SFDR一般主要由载波频率与目标基波频率的第二或第三谐波之间的动态范围构成。一些窄带ADC数据手册只会定义较窄的工作频带内的SFDR,这种情况下,第二和第三谐波一般都位于带外。其他数据手册可能描述较宽带宽内SFDR,同时就实现该性能要满足的条件做出说明。尽管第二或第三谐波一般可能是主导杂散频率,但由于存在其他系统原因,有些杂散也可能会限制GSPS ADC的SFDR性能。例如,多个交错ADC内核可能会把交错伪像带入频域,从而产生杂散频率。这些在量级上有可能比基波频率的第二或第三谐波大。因此,它们会成为SFDR的主导限制因素。尽管这可能不符合直觉,但在交错ADC数据手册中,SFDR参数值可能会伴随一条警告消息,称计算时未纳入交错杂散(图1)。

图1.这是一款单芯片12位ADC的FFT,其中,第三谐波为SFDR的主要贡献因素。在这种情况下,从基波(–1 dBFS)到第三谐波(–82 dBFS)的动态范围为–81 dBc,因为动态范围是相对于载波功率的。

窄带SFDR要以外推至宽带SFDR吗?

如果系统只需要较窄的频带,则可使用带通抗混叠输入滤波器来抑制目标频带以外的谐波或伪像。只要无需观察滤波频带范围内的信号,这对某些应用来说可能非常有效。但对于带宽信号采集系统来说,这却是不可行的。在有些数据手册中,ADC的SFDR参数值也可能针对的是很窄的一部分带宽,要比ADC的满量程输入带宽小得多。

一般地,我们不能假定,可对针对窄频带的SFDR进行外推,以在较宽或满量程奈奎斯特频带(即Fs/2)中获得相同的性能。其主要原因在于,针对基波窄带的频率规划的目的就是过滤掉较高谐波并将其推至目标频带以外。如果移除滤波器,则这些谐波和其他杂散将成为系统中宽带SFDR的一部分(图2和图3)。

图2.实际上,窄带应用可能使用宽带SFDR较差的ADC。利用抗混叠滤波器来抑制红色阴影区域的频率,就可以将会导致SFDR性能下降的任何谐波或杂散过滤到带外。

图3.运用相同的条件,同时假定移除ADC滤波,结果,宽带谐波或杂散会对SFDR形成限制。
这种情况表明,将优良的窄带SFDR外推至宽带SFDR是不可行的。

差分输入ADC的SFDR可能受到其他前端系统元件的影响吗?

多数高速ADC采用一种差分输入结构,具有良好的共模噪声抑制能力。然而,这需要许多采集系统在ADC输入前端将单端信号转换成差分信号。对于从单端到差分信号的这一转换过程,主要选择是无源巴伦或变压器及有源放大器。虽然系统的这一部分有许多高性能元件可供选择,但是,即使最好的解决方案也会存在一些较小的差分不平衡,结果会使目标信号失真,并减小通过ADC的SFDR。

ADC前端的差分输入信号各端之间的相位失配会导致基波信号谐波功率增加。当差分信号的一端在时间上先于另一端且提前量达到相对于其周期的一定相位量时,就可能发生这种情况。其效应如图4所示,此时,差分对的一端比另一端提前较小的周期相位量。

图4.这种情况下,巴伦输出与ADC差分输入之间存在几度的相位失配。 如果差分输入在相位上完全匹配,这可能导致FFT中的第二谐波比其他情况下高,从而对SFDR造成影响。

差分信号采集系统前端的另一不平衡可能是幅度失配。当差分信号一端的增益不同于其补码时,ADC输入就会把一端视为较大信号,另一端视为较小信号。在其他情况下,这会减小基波信号的全功率,降低SFDR的dBc值。差分输入端如果存在2-dB的幅度失配,结果会导致满量程输入信号功率下降1-dB。这些前端信号完整性方面的每个问题都可能使ADC的SFDR性能以及整个系统的信号解码能力下降。

可能限制SFDR的ADC架构有哪些?

采样速率达到且超过1 GSPS的几种ADC采用一种交错方案,利用一对或几个分立通道或内核来实现完全高速数据速率。例如,可以基于交错方案,用一个双通道ADC来实现完全采样速率,其中,每个内核轮流使用采样过程。当一个通道在采样时,另一通道将处理前面的采样。交错架构也可使用3个或更多ADC内核。

采用交错方法时,多个ADC内核可以并行工作,从而实现高于单核的采样速率。然而,每个这些内核的输入端之间都存在相位、失调、增益和带宽微小差异。结果,新的交错伪像和图像杂散可能进入频谱中,从而导致ADC宽带SFDR下降。这会减小系统的动态范围,降低其分辨弱目标信号与交错杂散的能力。为了缓解交错ADC看到的伪像,系统设计师可能需要仔细阅读应用笔记,了解特殊校准模式和方法,以便对杂散做出细致的安排。只有一个处理内核的单芯片ADC架构不会出现交错杂散。例如,作为一种宽带转换器,单核流水线ADC都会标榜相对较高的SFDR,一般受第二或第三谐波的限制。

交错ADC的性能在频域中有着怎样的表现?

对于由三个分立交错内核构成的采样架构,有两个增益和相位图像杂散及一个失调杂散(图5)。可在2/3 × 奈奎斯特频率时看到失调杂散,但在这种情况下,失调杂散并非SFDR的主要贡献因素。SFDR限制增益和相位杂散可在(2/3 × 奈奎斯特频率±模拟输入频率)时看到。

图5.在该FFT中,在一个交错系统板上采用了三个分立式ADC。请注意,关联交错杂散伪像会给SFDR带来–8 dBc的限制,而第二谐波为–85 dBFS。

幅度上最大的杂散是系统SFDR的最大贡献因素。如果没有交错杂散,SFDR将是从基波频率到第二谐波的动态范围。在这种具体情况下,交错图像杂散会导致SFDR性能下降–8-dB。

对于由四个分立交错内核构成的采样架构,有三个增益和相位图像杂散及两个失调杂散(图6)。在奈奎斯特频率以及½ × 奈奎斯特频率下存在失调杂散,在(奈奎斯特频率–模拟输入频率)下另有一个图像杂散,但在这种情况下,这些都不是SFDR的主要贡献因素。主要增益和相位杂散可在(1/2 ×奈奎斯特频率±模拟输入频率)时看到。

图6.在该FFT中,在一个交错系统板上采用了4个分立式ADC。请注意,关联图像杂散伪像会在½ × 奈奎斯特频率 ± Ain时影响SFDR,给SFDR带来–13 dBc的限制,而第三谐波为–84 dBFS。

如果这些杂散的幅度大于第二或第三谐波,则会成为系统中SFDR的主要贡献因素。如果没有交错杂散,SFDR将是从基波频率到第三谐波的动态范围。在这种具体情况下,交错图像杂散会导致SFDR性能下降–13-dB。

SFDR的其他限制因素

造成SFDR性能下降的另一潜在领域是系统设计,即在设计允许外部噪声耦合到ADC的模拟输入端或时钟输入端时。另外,如果系统板布局规划不当,ADC的数字输出端有可能耦合回输入端。外部噪声也可能耦合到ADC的基准电压源、电源或接地域上。如果噪声足够大且具有半周期性,则会在系统的频域中表现为无用的SFDR限制杂散,与基波频率或ADC架构均无关系。

GSPS ADC的未来发展趋势

具有高宽带SFDR的GSPS ADC目前已经上市,这类器件不存在过去曾对系统性能形成限制的交错伪像。AD9860是一款双通道、14位、1-GSPS ADC,可在1-GHz输入下实现78 dBc的SFDR。AD9625是一款12位、2-GSPS ADC,可在1-GHz输入下实现80 dBc的典型宽带SFDR。

SFDR是GSPS和ADC的一个重要而关键的性能指标。宽带SFDR一般受基波信号第二或第三谐波的限制。单通道单芯片流水线ADC及其他高级架构为高性能GSPS转换器开创了一个新的前沿。在频域中,它们不存在ADC架构过去在GSPS空间所表现的交错杂散。

对于要求宽带响应的应用,查看、规划和移除这些伪像可能面临诸多问题。新型解决方案可以解决这些系统问题,同时还能在整个宽带频谱内提供最先进的SFDR性能。

作者简介

Ian Beavers是ADI公司(美国北卡罗来纳州格林斯博罗)高速模数转换器团队的应用工程师。他于1999年加入ADI公司,拥有超过18年的半导体行业从业经验。他于美国北卡罗来纳州立大学获得电气工程学士学位和格林斯博罗分校MBA学位。他是中文技术论坛高速ADC支持社区的会员。如有任何问题,请发送到ADI公司中文技术论坛在线技术支持社区的IanB。

参考文献

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3. Kester, Walt, Analog-Digital Conversion, Analog Devices,2004, ISBN 0-916550-27-3, Chapter 6; also available as eData Conversion Handbook, Elsevier/Newnes, 2005, ISBN 0-7506-7841-0, Chapter 2

4. Black, W.C., Jr. and D.A. Hodges, “Time Interleaved Converter Arrays,” IEEE International Conference on Solid State Circuits, Feb. 1980, pp. 14-15.

5. Black, W.C., Jr. and D.A. Hodges, “Time Interleaved Converter Arrays,” IEEE Journal of Solid State Circuits, Dec.1980, Volume 15, pp. 1022-1029.

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简介

任何高性能模数转换器(ADC),尤其是射频采样ADC,输入或前端的设计对于实现所需的系统级性能而言很关键。很多情况下,射频采样ADC可以对几百MHz的信号带宽进行数字量化。前端可以是有源(使用放大器)也可以是无源(使用变压器或巴伦),具体取决于系统要求。无论哪种情况,都必须谨慎选择元器件,以便实现在目标频段的最优ADC性能。

射频采样ADC采用深亚微米CMOS工艺技术制造,并且半导体器件的物理特性表明较小的晶体管尺寸支持的最大电压也较低。因此,在数据手册中规定的出于可靠性原因而不应超出的绝对最大电压,将当前主流的射频采样ADC与之前的老器件相比,可以发现这个电压值是变小的。

在使用ADC对输入信号进行数字量化的接收机应用中,系统设计人员必须密切关注绝对最大输入电压。该参数直接影响ADC的使用寿命和可靠性。不可靠的ADC可能导致整个无线电系统无法使用,且更换成本也许非常巨大。

为了抵消过压带来的风险,射频采样ADC集成了可以检测高电平阈值的电路,允许接收机通过自动增益控制(AGC)环路调节增益来进行补偿。但是,如果采用流水线型ADC,则与架构相关的固有延迟可能导致输入暴露于高电平之下,从而可能损害ADC输入。本文讨论了一种简单的方法来增强AGC环路,保护ADC。

输入架构

射频采样ADC可采用多种不同的设计,最常见的一种是流水线架构,该架构采用多级级联,将模拟信号转换为数字信号。第一级最重要,可以是缓冲或未缓冲级。选择哪种设计取决于设计要求和性能目标。例如,一个带缓冲器的ADC通常在频率范围内具有更好的SFDR性能,但功耗比不带缓冲器的ADC更高。

前端设计同样会根据ADC是否有缓冲级而改变。没有缓冲器的ADC需要使用额外的串联电阻来处理输入电荷反冲,它同样会改善SFDR性能。图1和图2显示了AD9625未缓冲和AD9680缓冲射频采样ADC的等效输入电路简化图。为简明起见,仅显示单端输入。

未缓冲射频采样ADC输入的等效电路

图1. 未缓冲射频采样ADC输入的等效电路

缓冲射频采样ADC输入的等效电路

图2. 缓冲射频采样ADC输入的等效电路

无论采用何种架构,ADC输入端可持续的绝对最大电压由MOSFET能够处理的电压决定。缓冲输入更复杂,且比未缓冲输入功耗更大。ADC具有多种不同类型的缓冲器,最常见的一种是源极跟随器。

故障机制

缓冲和未缓冲ADC的故障机制有所不同,但通常是在超出允许的最大栅极-源极电压(VGS)或漏极-源极电压(VDS)时发生故障。这些电压如图3所示。

MOS晶体管的关键电压

图3. MOS晶体管的关键电压

例如,假设VDS超过允许的最大电压,则发生VDS击穿故障,这通常在MOSFET处于关断状态且在漏极施加了相对于源极的过量电压时发生。如果VGS超过允许的最大电压,则它会导致VGS击穿(亦称为氧化层击穿)。这通常在MOSFET处于导通状态且在栅极施加了相对于源极的过量电压时发生。

未缓冲ADC的故障机制

图4显示的是一个未缓冲ADC输入。采样过程由反相时钟信号Φ和Φ控制,它们是MOSFET M1的采样/保持信号以及MOSFET M2的复位信号。M1导通时,M2关断,且电容CSW跟踪信号(采样或跟踪模式)。当M1关断时,MDAC中的比较器作出判断后M2导通,电容CSW复位。这样可在采样阶段使采样电容为下一次采样做好准备。该电路通常工作状态优良。

但是,高压输入使M2暴露在超出其漏源电压的应力之下。当对输入高压进行采样(M1导通、M2关断)时,M2会暴露于较大的VDS之下,其在不足采样时钟半周期的时间内处于关断状态,但哪怕只是瞬时的暴露也会降低电路的可靠性,导致ADC随时间失效。在复位模式下(M1关断、M2导通),因M1的漏极上有输入信号,从而也会暴露于大的VDS电压。

未缓冲ADC输入的故障模式

图4. 未缓冲ADC输入的故障模式

缓冲ADC的故障机制

图5显示的是一个缓冲ADC输入。采样和复位信号适用相同的时钟方案。无论相位如何,当缓冲器M3栅极暴露于高压输入时,产生电流I1以及I2。电流源I1采用PMOS晶体管实现,而I2采用NMOS晶体管实现。M3栅极上的高电压导致I1和I2 MOSFET产生过大的VDS。此外,M3栅极上的高电压还可导致氧化层击穿。

缓冲ADC输入的故障模式

图5. 缓冲ADC输入的故障模式

缓冲和未缓冲ADC的击穿机制有所不同,因此绝对最大输入电压同样有所不同,如表1所以。

表1. 缓冲与未缓冲ADC的绝对最大值规格

ADC Input Protection Using a TVS Diode

ADC inputs 有几种方式可以保护ADC输入不受高压影响。部分ADC(特别是射频采样ADC)具有内置电路,可以检测输入电压并在超过设定阈值时进行上报。如数据手册中所述,该快速检测输出存在一些延迟,因此依然会使ADC输入端短时间内暴漏于高压之下。

有几种方式可以保护ADC输入不受高压影响。部分ADC(特别是射频采样ADC)具有内置电路,可以检测输入电压并在超过设定阈值时进行上报。如数据手册中所述,该快速检测输出存在一些延迟,因此依然会使ADC输入端短时间内暴漏于高压之下。

带TVS二极管保护的ADC前端电路

图6. 带TVS二极管保护的ADC前端电路

虽然TVS二极管通过箝位过量电压保护ADC输入,但它们会极大地恶化谐波性能。图7显示了具有30 MHz、–1 dBFS输入的14位、250 MSPS无缓冲ADC的前端带与不带TVS二极管时的FFT比较情况。

带与不带TVS二极管保护的ADC前端电路FFT比较

图7. 带与不带TVS二极管保护的ADC前端电路FFT比较

TVS二极管会极大地恶化奇次谐波性能,因为它们在不作用为箝位的时候就相当于一反向偏置二极管。该PN二极管具有结电容CJ0,该电容与ADC内部开关动作产生的非线性反冲电流互相作用,产生一个与模拟输入信号混合的电压信号。该混合信号在ADC内部被采样,产生极大的三次谐波。在过压条件下的时域曲线(图8)显示了TVS二极管的箝位削压的功能。这并不表示TVS二极管不适合用来保护ADC输入,只是必须仔细考虑二极管规格,以便达到性能要求。选择二极管类型及其参数时必须作更全面的考虑。

前端电路中的TVS二极管保护导致削波信号

图8. 前端电路中的TVS二极管保护导致削波信号

当带宽和采样速率达到GHz和GSPS级别时,射频采样ADC可以简化无线电接收机设计,因为它们不需要ADC前具有很多的混频级,但这样会让ADC输入易受过压应力影响。图9显示的是用于射频采样ADC的典型前端设计,采用放大器驱动。新一代放大器专为与这些ADC实现接口而设计,具有快速攻击响应输入管教,可通过串行外设接口(SPI)配置,将输出衰减为预定增益。快速攻击响应引脚可以配置为响应射频采样ADC的快速检测输出。ADA4961是具有快速攻击响应功能的新一代放大器实例。

AD9680 和 AD9625 是具有快速检测功能的射频采样ADC实例。

带快速攻击响应功能的放大器驱动带快速检测功能的射频采样ADC

图9. 带快速攻击响应功能的放大器驱动带快速检测功能的射频采样ADC

只要输入电压处于合理的范围之内,图9中的拓扑便能工作良好。举例而言,假如该接收机的输入端收到突发高压信号,则放大器的输出将上升至放大器电源轨的电压水平(本例中为5 V)。这将产生巨大的电压摆幅,超过ADC输入端的绝对最大额定电压。快速检测功能存在一定延迟(AD9680-1000为28个时钟周期或28 ns),因此等到快速检测逻辑输出告诉放大器置位快速攻击响应时,ADC早已暴露在高压下数个时钟周期。这可能降低ADC的可靠性,因此无法承受这种风险的系统设计必须采用第二保护模式。具有极低器件和寄生电容的快速响应肖特基二极管在这种情况下十分管用。特定二极管的关键参数可参见数据手册。

反向击穿电压(VBR)——AD9680输入引脚上的最大输入电压——相对于AGND约为3.2 V,因此为该二极管选择数值为3 V的反向击穿电压。

结电容(CJ0)——二极管电容应尽可能低,确保正常工作时二极管不影响ADC的交流性能(SNR/SFDR)。

图10显示的是无源前端,肖特基二极管位于ADC之前。无源前端比较容易演示肖特基二极管在不影响交流性能情况下对ADC输入端的保护。

显示射频采样ADC和肖特基二极管的无源前端电路

图10. 显示射频采样ADC和肖特基二极管的无源前端电路

这颗射频采样ADC经过测试可输入高达2 GHz频率的信号,因此选用RF肖特基二极管(RB851Y)。表2显示RB851Y的关键参数;表明该器件适合该应用。测试结果显示二极管防止了ADC输入电压超过其3.2 V的绝对最大电压(相对于AGND)。图11显示的是一个单端输入(ADC的VIN+引脚)暴露在高压之下(185 MHz)的情况。肖特基二极管将电压箝位至3.0 V左右(相对于AGND),防止ADC输入达到3.2 V限值。图12显示的是在肖特基二极管箝位下的AD9680输入端的差分信号。

表2. 用于保护射频采样ADC输入的肖特基二极管关键参数

肖特基二极管箝位的单端ADC输入

图11. 肖特基二极管箝位的单端ADC输入

肖特基二极管箝位AD9680差分输入信号

图12. 肖特基二极管箝位AD9680差分输入信号

下一步,我们测量正常工作性能。AD9680按照数据手册中的建议进行控制,但输入如图10所示进行修改。模拟输入频率变化范围为10 MHz至2 GHz。CJ0的超低数值应当不会对ADC的SNR和SFDR性能造成影响。

AD9680带肖特基二极管保护时SNR/SFDR与模拟输入频率的关系

图13. AD9680带肖特基二极管保护时SNR/SFDR与模拟输入频率的关系

肖特基二极管根本不会影响SNR性能,但某些频率下SFDR与预期值有所偏差,如图13所示。这可能是由于差分信号失配或ADC反冲所导致的。评估板是从直流到2 GHz的宽频段设计,因此当它在整个频段内的整体工作良好时,某些元器件可能在特定频率下与肖特基二极管相互作用。

大部分应用不会用到整个2 GHz频段,因此可以通过修改过压保护的输入电路,将前端调谐至所需的目标信号带宽。谨慎选择肖特基二极管可以保护ADC输入,因而系统设计人员可以使用具有最新快速攻击响应功能和快速检测功能的放大器驱动前端电路,如图14所示。

ADA4961驱动AD9680(显示射频采样ADC和肖特基二极管)

图14. ADA4961驱动AD9680(显示射频采样ADC和肖特基二极管)

结论

本文讨论如何使用肖特基二极管保护射频采样ADC输入,使其免受过压应力的影响。仔细审查二极管的数据手册参数很关键。为了实现最佳的目标频段性能,需要对该电路的实施进行规划。射频采样ADC的快速检测输出可以与最新放大器的快速攻击响应功能进行配合,设置自动增益控制环路。

参考电路

Castera, Jim and Rob Reeder. "宽带ADC前端设计考虑II:用放大器还是用变压器驱动ADC?" 模拟对话,第41卷第1期,2007年。

Das, Dave Roy. "高速开关电容ADC的低失真缓冲技术." 麻省理工学院,1997年。

Kester, Walt. 数据转换手册.ADI公司,2004年。

MT-228: 高速ADC模拟输入接口考虑因素

Reeder, Rob. "高速无缓冲ADC的反冲." Electronic Design, 2011年。

Reeder, Rob. "测试高速ADC的模拟输入相位不平衡." UBM Electronics, 2011年。

Shedge, Dnyandeo, Devendra Itole, Milind Gajare, 和 Prakash Wani. "CMOS源极跟随器和超级源极跟随器的分析与设计." ACEEE.

作者:Umesh Jayamohan

Umesh Jayamohan是ADI公司高速转换器部门(位于北卡罗来纳州格林斯博罗)的应用工程师,于2010年加入ADI公司。Umesh于1998年获得印度喀拉拉大学电气工程学士学位,于2002年获得美国亚利桑那州立大学电气工程硕士学位。

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作者:Steven Xie

虽然目前的高分辨率SAR ADC和Σ-Δ ADC可提供高分辨率和低噪声,但系统设计师们可能难以实现数据手册上的额定SNR性能。而要达到最佳SFDR,也就是在系统信号链中实现无杂散的干净噪底,可能就更加困难了。杂散信号可能源于ADC周围的不合理电路,也有可能是因恶劣工作环境下出现的外部干扰而导致。

针对高分辨率、精密ADC应用中的杂散问题,本文将介绍几种判断其根本原因的方法,并提出相应的解决方案。这些技术和方法将有助于提高终端系统的EMC能力和可靠性。

本文将针对五种不同的应用情况阐述用于降低杂散的特定设计解决方案:

* 由控制器板上的DC-DC电源辐射而导致的杂散问题。
* 由AC-DC适配器噪声通过外部基准源而导致的杂散问题。
* 由模拟输入电缆而导致的杂散问题。
* 由模拟输入电缆上的耦合干扰而导致的杂散问题。
* 由室内照明设备导致的杂散问题。
* 杂散与SFDR

众所周知,无杂散动态范围(SFDR)表示可从大干扰信号分辨出的最小功率信号。对于目前的高分辨率、精密ADC,SFDR一般主要由基波频率与目标基波频率的第二或第三谐波之间的动态范围构成。然而,由于系统其他方面的因素,可能会导致杂散产生并限制系统的性能。

这些杂散可分为输入频率相关杂散和固定频率杂散。输入频率相关杂散与谐波或非线性特性有关。本文将重点分析由电源、外部基准源、数字连接、外部干扰等造成的固定频率杂散。根据应用情况,可降低或完全避免这些类型的杂散,以助于实现最佳的信号链性能。

由ADC周围DC-DC电源而导致的杂散问题

由于DC-DC开关稳压器会产生较高的纹波噪声,通常建议将LDO作为在精密测量系统中为精密ADC生成低噪声电源轨的解决方案。固定频率或脉宽调制开关稳压器会产生开关纹波,该纹波一般位于几万至几兆赫兹固定频率处。固定频率噪声可能会通过ADC的PSRR机制馈入ADC转换代码中。

某些设计师可能会因电路板空间有限或预算问题而在精密ADC应用中采用DC-DC开关稳压器。为了实现理想的信号链性能,他们必须限制纹波噪声或使用高PSRR ADC,以确保这些纹波噪声低于ADC噪底。否则,在ADC输出频谱的开关频率处可能会出现杂散,这有可能会使信号链的动态范围降级。

AD7616 是一款16位数据采集系统(DAS),支持在电力线监控中对16个通道进行双路同步采样。该器件具有很高的PSRR,将能有效地抑制/衰减开关纹波。例如,将一个在100 kHz处有100 mV峰峰值纹波噪声的DC-DC开关电源用于AD7616,VCC为5 V,±10 V输入范围。

则因纹波导致的数字码噪声为:

对于一个16位转换器而言,ADC输出端出现的这种纹波电平是非常低的。ADC的高PSRR性能使得设计师们也可以在精密测量系统中采用开关稳压器。

AD7616 PSRR与纹波频率的关系

图1.AD7616 PSRR与纹波频率的关系。

因DC-DC电源辐射而导致的杂散问题

仅仅使用高PSRR ADC并不能保证开关稳压器在精密测量系统中不会造成任何问题。开关稳压器产生的纹波噪声可能会通过其他方式馈入ADC的数字码中。

AD4003 是一款低噪声、低功耗、高速、18位、2 MSPS精密逐次逼近型寄存器(SAR) ADC。在EVAL-AD4003FMCZ评估板交流性能测试过程中,在277.5 kHz附近出现约–115 dBFS的杂散电平;该杂散及其第二谐波如图2所示。

EVAL-AD4003FMCZ评估板上观察到的杂散问题

图2.EVAL-AD4003FMCZ评估板上观察到的杂散问题。

图2.EVAL-AD4003FMCZ评估板上观察到的杂散问题。

其次,进行测试,判断杂散是否来自模拟输入端。测试结果如下:

移除差分模拟输入调理电路后,杂散降低。

在AD4003的缓冲放大器ADA4807-1前端插入一个窄带RC滤波器(如1 kΩ,10 nF)后,杂散降低。
这些结果表明,杂散导致的噪声可能会通过调理电路进入AD4003的模拟输入端。然后,断开传感器输出,移除调理电路,仅留下VREF/2 CM电压输入(在ADA4807-1的同相输入端)。但仍然存在杂散,并且具有近似的电平。

那么,怀疑干扰源有可能位于EVAL-AD4003FMCZ信号链周围。为了证明此点,在EVAL-AD4003FMCZ评估板和SDP-H1控制器板上多处放置铜箔屏蔽罩。其结果是,当铜箔屏蔽罩覆盖SDP-H1板上的DC-DC电源时,如图3所示,杂散就会消失。277.5 kHz杂散频率刚好与ADP2323 稳压器的编程开关频率相符。图4显示了EVAL-AD7616SDZ GUI FFT捕获的3.3 V VADJ_FMC开关频率功率。

VADJ_FMC电感L5被铜箔屏蔽罩覆盖

图3.VADJ_FMC电感L5被铜箔屏蔽罩覆盖。

EVAL-AD7616SDZ GUI FFT捕获的VADJ_FMC 3.3 V开关纹波

图4.EVAL-AD7616SDZ GUI FFT捕获的VADJ_FMC 3.3 V开关纹波。

得出的结论是,DC-DC开关频率干扰是由8.2 µH电感L5发出的。该干扰从缓冲放大器ADA4807-1的输入端注入信号链,然后进入AD4003 ADC的模拟输入端。

针对这种DC-DC电源转换器导致的杂散问题,可行的解决方案有:

在AD4003 ADC前端使用一个低通滤波器,以在应用带宽允许的情况下,将耦合的DC-DC开关频率干扰衰减到符合设计目标的程度(即杂散位于噪底以下)。

使用L5为屏蔽电感的新型SDP-H1板(BOM版本1.4)。辐射干扰功率降低,因此AD4003 ADC频谱中捕获的杂散功率也低得多。

VADJ_FMC的电压电平可通过EVAL-AD4003FMCZ评估板上的EEPROM进行编程。试验证明,使用较低的电压电平(如VADJ_FMC为2.5 V)也会使杂散消失。

由AC-DC适配器噪声耦合通过外部基准源而导致的杂散问题

ADC参考其直流基准电压电平将模拟信号量化成一个数字码。因此,直流基准电压输入上的噪声将直接馈入ADC输出的数字码。

AD7175-2是一款低噪声、快速建立、多路复用、2/4通道(全差分/伪差分)Σ-Δ型ADC,可用于低带宽输入。在EVAL-AD7175SDZ评估板的信号链测试中,在60 kHz附近捕获到一簇杂散信号,如图5所示。

EVAL-AD7175-2SDZ评估板上观察到的杂散问题

图5.EVAL-AD7175-2SDZ评估板上观察到的杂散问题。

经过评估发现,AD7175-2 ADC的电源和模拟调理电路都处于良好状态。但是,如图6中所示,AD7175-2的5 V基准电压输入由ADR445基准源生成,该基准源的9 V直流电源来自评估板外部的AC-DC适配器。接下来,使用一个工作台9 V直流电源模块替换该适配器。结果杂散簇消失,仅在60 kHz处留下一个窄带杂散。

EVAL-AD7175-2SDZ评估板上观察到杂散问题

图6.EVAL-AD7175-2SDZ评估板上观察到杂散问题。

EVAL-AD7175-2SDZ评估板上已消除杂散簇

图7.EVAL-AD7175-2SDZ评估板上已消除杂散簇。

以320 mA输出电流对EVAL-AD7175-2SDZ板供电时,通过EVAL-AD7616SDZ GUI FFT对9V输出AC-DC适配器进行测试。使用AD7616 ±10 V输入范围时,ADR445 基准源电源引脚上的开关频率功率约为 –70 dBFS,这意味着使用AD7175-2 ±5 V输入范围时,产生的噪声具有6.325 mV峰峰值或为–64 dBFS。

EVAL-AD7616SDZ GUI FFT捕获的3.3 V VADJ_FMC开关纹波

图8.EVAL-AD7616SDZ GUI FFT捕获的3.3 V VADJ_FMC开关纹波。

此电源开关纹波噪声会馈入AD7175-2 ADC,并以数字码呈现,存在一定程度的衰减,如下所述:

ADR445基准源的数据手册规定60 kHz处的PSRR为49 dB。

ADR445基准源在60 kHz处的输出阻抗约为4.2 Ω。结合4.8 µF存储电容,可进一步造成18 dB衰减。
此外,当ODR为256 ksps时,AD7175-2 ADC的数字滤波器sinc5 + sinc1在60 kHz处会增加约–3 dB衰减。

计算所得的电平为–134 dBFS,十分接近图5中所捕获的–130 dBFS杂散簇电平(不包括最高的窄带杂散)。这可证实,该杂散簇是由AC-DC适配器的开关纹波馈入外部基准源ADR445造成的。剩下的窄带杂散将在下一章节中予以分析。

由注入信号链的干扰而导致的杂散问题

在硬件系统中,从输入传感器到精密转换器输入端之间往往具有很长一段信号链。该信号链包括连接电缆、连接器、路由导线、调整和调理电路、ADC驱动器等等。因此,外部干扰很有可能会注入模拟输入信号链并产生ADC杂散。

由电源电缆干扰注入信号链而导致的杂散问题

在研究EVAL-AD7175-2SDZ评估板输出频谱中剩下的窄带杂散时,注意到测试台上有一台正在工作的数字示波器。如图9所示,该示波器的220 V交流电源电缆(黑色)与EVAL-AD7175-2SDZ评估板的模拟输入电缆(灰色)有一部分重叠。将示波器关掉或将其电源电缆从模拟输入电缆上移开后,60 kHz处的窄带杂散消失,如图10所示。

在系统机柜中,对传感器至DAQ板之间的线路进行布线时应格外注意。将敏感的低电平模拟信号与大电流电力线隔离开来是一个良好的操作习惯。

示波器电源电缆导致的杂散

图9.示波器电源电缆导致的杂散

EVAL-AD7175-2SDZ评估板上已消除所有杂散

图10.EVAL-AD7175-2SDZ评估板上已消除所有杂散。

由灯具辐射导致的杂散问题

在测试EVAL-AD7960FMCZ评估板时,FFT频谱上出现一个杂散。如图11所示,该杂散的电平约–130 dB,位于40 kHz处。

40 kHz似乎与EVAL-AD7960FMCZ评估板及其控制器板SDP-H1上的任何信号频率都不相关。找出杂散源的另一种方法是清理测试台,也许是测试台上的某些物体产生了外部干扰。当关掉台架上的日光灯后,杂散消失。此外还发现,EVAL-AD7960FMCZ评估板离日光灯越近,40 kHz处的杂散就会越高。在缓冲放大器ADA4899-1前方插入一个额外的RC滤波器(如1 kΩ,10 nF)后,杂散降低约10 dB。这意味着,日光灯辐射干扰从缓冲放大器的同相输入端前方进入到信号链路中。 对于工作在照明环境下的系统,在前端电路上安装一个屏蔽罩有助于防止辐射干扰和优化信号链性能。

对于工作在照明环境下的系统,在前端电路上安装一个屏蔽罩有助于防止辐射干扰和优化信号链性能。

日光灯辐射在EVAL-AD7960FMCZ上造成的杂散

图11.日光灯辐射在EVAL-AD7960FMCZ上造成的杂散

靠近EVAL-AD7960FMCZ评估板的日光灯

图12.靠近EVAL-AD7960FMCZ评估板的日光灯。

由较长模拟输入电缆导致的杂散问题

在EVAL-AD4003FMCZ评估板的工作过程中,使用的AP SY2712信号发生器通过一条XLR麦克风电缆(约2米长)驱动低噪声、低THD正弦波信号进入模拟输入端。在这种设置下,700 kHz处出现一个约–125 dB的杂散,如图13所示。

在研究该杂散的过程中,发现有三种方法可解决此问题:

不用两米长的XLR麦克风电缆,而直接将AP平衡输出的XLR插针与转接板的XLR插口短接。

将信号源SY2712的输出阻抗设置从Z-Out = 40 Ω改为Z-Out = 600 Ω。

在AD4003的缓冲放大器ADA4807-1前端向信号链中插入一个窄带RC滤波器(如1 kΩ,10 nF)后,杂散降低。

最终结论是,在700 kHz处出现的高频杂散是由于信号源输出阻抗不匹配并且XLR电缆较长所导致。

XLR电缆在EVAL-AD4003FMCZ上造成的杂散

图13.XLR电缆在EVAL-AD4003FMCZ上造成的杂散

AP通过较长的XLR电缆驱动EVAL-AD4003FMCZ

图14.AP通过较长的XLR电缆驱动EVAL-AD4003FMCZ。

结论

针对系统应用中高分辨率、精密ADC的杂散问题,本文探讨了判断其根本原因的方法。文中介绍了在五种不同应用情况下消除或降低杂散的特定设计解决方案。本文还探讨了相关的杂散计算方法,有助于评估杂散的功率水平(作为特定应用的设计目标)。

参考电路

Beavers, Ian. "认识宽带GSPS ADC中的无杂散动态范围。"ADI公司,2014年。

McCarthy, Aine. AD7175-2评估套件。ADI公司。

Pachchigar, Maithil. AD4003评估套件。ADI公司。

Walsh, Alan. "在功率敏感型应用中利用高效率超低功耗开关稳压器为精密SAR ADC供电。"ADI公司,2016年。

致谢

非常感谢ADI应用工程师Alan Walsh、Maithil Pachchigar、Nandin Xu以及Jeson Zhu在本文所需的工作台测试过程中提供的宝贵建议和支持。

作者:Steven Xie

Steven Xie 于2011 年加入ADI 北京分公司,是中国设计中心的一名ADC 应用工程师。他负责中国市场SAR ADC 产品的技术支持工作。在此之前,他曾在Ericsson CDMA 团队做过四年的硬件设计人员。2007 年,Steven毕业于北京航空航天大学,并获得通信与信息系统硕士学位。

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作者:Maithil Pachchigar

简介

工业、仪器仪表、光通信和医疗保健行业有越来越多的应用开始使用多通道数据采集系统,导致印刷电路板 (PCB) 密度和热功耗方面的挑战进一步加大。这些应用对高通道密度的需求,推动了高通道数、低功耗、小尺寸集成数据采集解决方案的发展。这些应用还要求精密测量、可靠性、经济性和便携性。系统设计人员在性能、热稳定性和PCB密度之间进行取舍以维持最佳平衡,并且被迫不断寻找创新方式来解决这些挑战,同时要将总物料 (BOM) 成本降低最低。本文重点说明多路复用数据采集系统的设计考虑,并聚焦于通过集成多路复用输入ADC解决方案来应对空间受限应用(如光收发器、可穿戴医疗设备、物联网IoT和其他便携式仪器)的这些技术挑战。本文提出的低功耗解决方案采用集成式多路复用输入4通道/8通道、16位、250 kSPS PulSAR® ADCs AD7682/AD7689,其提供2.39 mm × 2.39 mm小型晶圆级芯片规模封装 (WLCSP),可节省60%以上的板空间,能够很好地解决高通道密度和电池供电便携式系统的挑战,同时具有灵活的配置和高精度性能。

多路复用数据采集系统

多通道数据采集系统通常采用不同类型的分立单通道或集成多路复用且同步采样的模拟信号链来与各类传感器(如温度、压力、振动传感器及基于应用要求的其他许多传感器)接口。例如:将多个输入通道复用至一个ADC,各通道均使用一个采样保持放大器,以及将多个输入通道复用至一个ADC,各通道均使用一个ADC以便对各通道同步采样。第一种情况通常使用逐次逼近型 (SAR) 模数转换器 (ADC),如图1所示。它能节省相当多的功耗、空间和成本,各通道的输入端可能需要低通抗混叠滤波器,其通道切换和顺序与ADC转换时间正确同步。第二种情况如图2所示,可实现的吞吐速率要除以同步采样的通道数,但采样通道之间仍可以保持恒定的相位。如图3所示,某些应用要求每个通道使用专用放大器和ADC并对输入同步采样,以提高每通道的采样速率并保护相位信息,代价是板面积和功耗会增加。同步采样ADC通常用于自动测试设备、电力线监控和多相电机控制,这些应用要求各通道以较高吞吐速率连续采样,以保护通道之间的相位关系,实现精确的瞬时测量。

图1. 简化多通道数据采集信号链——第一种情况

图2. 简化多通道数据采集信号链——第二种情况

图3. 简化多通道数据采集信号链——第三种情况

多路复用的关键优势在于每个通道需要的ADC数量较少,因而空间、功耗和成本更低。然而,多路复用系统可实现的吞吐速率等于单一ADC吞吐速率除以采样通道数。SAR型ADC具有低延迟和动态功耗与吞吐速率成比例的固有优点。它们常用于通道复用架构,非常适合于检测和监控功能。光收发器模块采用的多路复用数据采集系统需要高通道密度,可穿戴医疗设备要求小尺寸和低功耗,来自多个传感器的信号需要监控,多个输入通道复用到单个或多个ADC。多路复用数据采集系统的主要挑战之一是,当输入切换到下一通道时,它需要快速响应接近满量程幅度的步进输入,以使建立时间或串扰问题最小化。下面介绍基于SAR架构的多路复用输入ADC用于光收发器和可穿戴电子设备的实际例子, 其中解释了为什么AD7689是此类应用的理想选择。

光收发器

100 Gbps光收发器市场在未来十年将迎来增长机会,因为它支持高速相干光传输。光收发器的关键挑战是采集并处理更宽带宽的信号,或以更低的功耗在更小的空间中复用多个输入通道。当今收发器最初是针对远程应用而设计的,尺寸、功耗和成本结构限制了其在对成本更敏感的城域网中的使用。城域网包括:都会区域500 km至1000 km、都会核心100 km至500 km和都会接入100 km以下应用。由于城域网竞争激烈,空间溢价相当高,使得线路卡密度异常重要,因此,较低成本的光线路卡或较小尺寸的插接式模块对相干应用越来越重要。

在光网络中,随着每通道的比特率从10 Gbps提高到100 Gbps或更高,光纤非理想因素会严重降低信号质量,影响其传输性能。当光纤缺陷引起光噪声、非线性效应和消散等不利影响时,远程光网络也会产生技术挑战。为了应对这些重大挑战,许多40 Gbps和100 Gbps光收发器制造商使用相干技术来支持更高数据速率连接、最大的覆盖范围和更长的距离,以适应城域远程、远程和超远程网络需求。相干技术一般会整合多级信号格式和相干检测,利用双重极化、正交和相移键控 (DP-QPSK) 优化信号调制,从而抑制较高数据速率时的光纤影响,使得100 Gbps传输在经济上和技术上可行。下一代100 Gbps(及以上)数据速率光收发器将要求更低的功耗和更小的尺寸,以便提高通道密度,大幅节省空间、功耗和成本。根据具体要求,光系统的通道数通常在8到64之间。对PCB设计人员而言,元件放置和走线布线变得重要起来,尤其是高通道密度系统。

图4显示了通用光模块的简化框图,其中包括发射器、接收器、微型ITLA(集成可调谐激光组件)和数据采集器件。图5显示了微型ITLA的简化框图,它是一种宽带电子调谐激光器件,用于控制快速波长切换。发射器包括Mach-Zehnder驱动器和调制器,用以控制出射激光的幅度或强度。多路复用输入ADC通常用在控制和监测功能中,以便对来自光模块和微型ITLA的多个通道的数据进行数字化。

图4. 光模块简化框图

图5. 微型集成可调谐激光组件简化框图

利用可穿戴电子设备监测生命体征

图6显示了典型可穿戴电子设备的简要框图。现代可穿戴电子设备集成了多种传感器来实时精确监测人体多种生物指标。它们提供灵活的用户接口用于数据存储,通过Wi-Fi将数据传输到个人智能手机、平板电脑或笔记本电脑。此类设备利用生物电位、生物阻抗或光传感器来获取有关心率、呼吸速率、血氧饱和度 (SpO2) 等多种生命体征的信息。声传感器用来提取有关血压和饮食活动的信息,温度传感器用来测量体温。基于MEMS的惯性运动传感器(加速度计)用来跟踪每日身体活动。来自不同传感器的信号需要进行模拟信号调理,然后多路复用到ADC。根据系统要求,某些信号可能还需要进行同步采样。ADC随后对这些信号进行数字化,处理器或微控制器最终对其进行后期处理,提取有关各种生理指标的信息。

图6. 可穿戴电子设备简化框图

心电图 (ECG) 传统上用来监测心脏活动,这对生理监测和心脏诊断至关重要。然而,智能可穿戴系统使用光传感器和生物阻抗传感器,支持将心率监护仪集成到腕表、腕带或活动追踪器等可穿戴电子设备中。

在光系统中,快速闪烁的红外光透射皮肤表面,光电检测器测量血红细胞吸收的光线。模拟前端调理该微弱信号并将其数字化,然后利用光电脉搏波 (PPG) 技术进行后处理,以提取有关心率、呼吸速率和SpO2等多种生理变量的信息。

与光等技术相比,生物阻抗传感器的功耗要低得多,因而可延长电池续航时间。生物阻抗传感器可用来测量呼吸速率或皮肤阻抗。通过电极将一个正弦信号注入皮肤(体组织),测量、数字化并后处理流过的微小电流,从而精确解读各种生理信号,如呼吸速率、皮肤电导率或肺积水等。

这些设备需要高集成度、非常敏感、高性价比、高效率、可装入微小模块中的电池供电解决方案。它们必须精确可靠地监测多种生理变量,同时能够更好地抑制运动产生的伪像和外部环境条件,否则真实信号可能被噪声淹没,导致读数不准确。因此,ADC必须具有良好的噪声性能,常常利用过采样或均值法来改善整体动态范围。目标输入频段是从DC到250 Hz,故而ADC采样速率接近数kSPS。

集成多路复用输入4通道/8通道、16位、250 kSPS ADC

AD7682/AD7689是业界领先的集成多路复用输入4通道/8通道、16位、250 kSPS SAR型ADC,采用ADI公司专有0.5 μm CMOS工艺制造。集成4通道/8通道低串扰多路复用器引入的邻道间不匹配极小,支持顺序采样。这些ADC允许选择超低温漂的内部2.5 V或4.096 V精密基准电压源、外部基准电压源或外部缓冲基准电压源,片上温度传感器监控ADC的内部温度典型值。这样就无需外部元件,大幅节省PCB面积和BOM成本。这些ADC内置一个通道序列器,用于逐个或成对扫描通道,内部温度传感器可以重复使能或禁用。其灵活的串行数字接口兼容SPI、MICROWIRE、QSPI和其他数字主机。用户可通过内部14位配置寄存器选择各种选项,包括要采样的通道数、基准电压源、温度传感器和通道序列器。在转换模式、转换后读取模式以及含或不含繁忙指示的转换全程读取模式下,该接口允许执行4线式读操作。AD7682/AD7689非常适合高通道密度应用,例如光收发器、可穿戴医疗设备和其他用于精密检测与监控的便携式仪器。

图7显示了AD7689用于一个多通道数据采集系统的简化框图,其提供易于使用的灵活配置选项和精密性能。它能解决与通道切换、序列化和建立时间相关的复杂设计问题,节省设计时间。

图7. AD7689典型应用框图(未显示所有连接和去耦)

对于多通道、多路复用应用,有些设计人员利用低输出阻抗缓冲器处理多路复用器输入端的反冲影响(取决于所用的吞吐速率)。SAR ADC的输入带宽(数十MHz)和ADC驱动器的输入带宽(数十到数百MHz)高于采样频率,而所需输入信号带宽通常在数十Hz到数百kHz范围。因此,根据系统要求,多路复用器输入端可能需要单极点低通RC抗混叠滤波器来消除不需要的信号(混叠),防止其折回到目标带宽中,从而限制噪声并减轻建立时间问题。各输入通道使用的RC滤波器值应根据以下取舍关系精心选择(因为过多的限带可能影响建立时间并增加失真):电容较大会有助于衰减多路复用器的反冲影响,但也可能会降低前一放大器级的相位裕量,使其变得不稳定。为使RC滤波器具有高Q、低温度系数,并且在变化电压下具有稳定的电气特性,建议使用C0G或NP0型电容。应选用合理的串联电阻值,以保持放大器稳定并限制其输出电流。电阻值不可过大,否则多路复用器反冲后ADC驱动器将无法对电容再充电。

小尺寸

AD7682/AD7689现可提供2.39 mm × 2.39 mm、引脚兼容、晶圆级芯片规模封装 (WLCSP),它比现有4 mm × 4 mm引线框芯片规模封装 (LFCSP) 或其他同类竞争器件小60%以上,故而可以在很小的系统空间中实现更高的电路密度。图8所示为小型WLSCP尺寸与标准6 mm铅笔尺寸对比图。

图8. AD7682/AD7689晶圆级芯片规模封装与标准铅笔的尺寸对比

AD7682/AD7689 WLCSP芯片的有源侧在反面,可以利用焊球连接到PCB,图11显示了PCB装配后的芯片尺寸。PCB装配后芯片表面与基板之间的实际距离(离板高度)与印刷在基板上的阻焊网和焊盘直径有关。

图9. PCB装配后的AD7682/AD7689 WLCSP尺寸

低功耗

AD7682/AD7689需要一个模拟和数字内核电源 (VDD) 以及一个数字输入/输出接口电源 (VIO),以便与任何介于1.8 V和VDD之间的逻辑直接接口。VDD和VIO引脚也可以连在一起以节省系统所需的电源数量,并且它们与电源时序无关。这些器件采用5 V (VDD) 和1.8 V (VIO) 电源供电,其功耗与吞吐速率成线性比例关系,故而可以实现非常低的功耗:在采用外部5 V基准电压源的情况下,100 SPS时的典型功耗约为1.7 μW,250 kSPS时为12.5 mW,如图10所示。因此,该ADC具有高效率,对高低采样速率(甚至低至数Hz)均适合,能够很好地支持便携式和电池供电系统。该器件的重要特性之一是其会在每个转换阶段结束时自动关断,仅消耗非常低的待机电流(典型值50 nA),因而在不使用器件时可以节省电池电量,延长电池续航时间。

图10. AD7682/7689工作电流与吞吐速率的关系

精密性能

对于需要多个AD7682/AD7689器件的应用,使用内部基准电压缓冲器缓冲外部基准电压会更有效,这样能降低SAR转换串扰。由于内部基准电压限制在4.096 V,因此使用5 V外部基准电压源时SNR性能最佳。对于2 kHz输入信号音,采用5 V外部基准电压源且以250 kSPS全速运行时,它提供出色的交流和直流性能:INL为±1.5 LSB,信纳比 (SINAD) 约为93 dB,有效位数 (ENOB) 约为15.2位。图11显示了给定外部基准电压下SNR、SINAD和ENOB的典型性能。

图11. AD7682/7689 SNR、SINAD和ENOB与基准电压的关系

结论

下一代插接式光收发器模块和其他便携式系统需要高效率、小尺寸、低成本数据采集系统。AD7682/AD7689提供业界领先的集成度和精密性能,支持广泛的传感器接口,设计人员利用这些器件不仅能满足苛刻的用户要求,还能实现系统的差异化。这种高效率集成ADC解决方案能够应对空间受限应用的高电路密度和热功耗挑战,与现有LFCSP和竞争产品相比可节省60%以上的空间,对高低采样速率应用都很合适。

作者:Maithil Pachchigar

Maithil Pachchigar 是ADI公司位于美国麻萨诸塞州威明顿市的仪器仪表、航空航天与国防业务部门的应用工程师。他于2010年加入ADI公司,从事仪器仪表、工业、医疗保健和能源行业的精密ADC产品相关工作和客户支持。自2005年以来,Maithil一直在半导体行业工作,并已发表多篇技术文章。他于2006年获得圣何塞州立大学电气工程硕士学位,并于2010年获得硅谷大学MBA学位。

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Alan Walsh ADI公司

在设计ADC电路时,一个常见的问题是如何在过压条件下保护ADC输入。ADC输入的保护具有许多情况和潜在解决方案。所有供应商的ADC都在此方面具有相似需求。本文将深入分析过压情形中可能出现的问题、发生频率及潜在的补救措施。ADC输入的过驱一般发生于驱动放大器电轨远远大于ADC最大输入范围时,例如,放大器采用±15 V供电,而ADC输入为0至5V。

高压电轨用于接受±10 V输入,同时给ADC前端信号调理/驱动级供电,这在工业设计中很常见,PLC模块就是这种情况。。如果在驱动放大器电轨上发生故障状况,则可因超过最大额定值而损坏ADC,或在多ADC系统中干扰同步/后续转换。本文将重点讨论如何保护精密SAR ADC,如AD798x系列,但也适用于其他ADC类型。

试考虑图1中的情形。

精密ADC设计的典型电路图。

图1. 精密ADC设计的典型电路图。

本电路代表AD798X(例如AD7980)系列PulSAR® ADC中的情形。输入端、基准电压源和接地之间存在保护二极管。这些二极管能够处理最高130mA的大电流,但仅能持续数毫秒,不适用于较长时间或重复过压。在一些产品上,例如AD768X/AD769x(如AD7685、AD7691)系列器件,保护二极管连接至VDD引脚而不是REF。在这些器件上,VDD电压始终大于或等于REF。一般而言,此配置更有效,因为VDD是更稳定的箝位电轨,对干扰不敏感。

图1中,如果放大器趋向+15 V电轨,则连接至REF的保护二极管将开启,放大器将尝试上拉REF节点。如果REF节点未通过强驱动器电路驱动,则REF节点(及输入)的电压将升至绝对最大额定电压以上,一旦电压在该过程中超过器件的击穿电压,ADC可能受损。图3举例说明了ADC驱动器趋向8 V而使基准电压(5 V)过驱的情况。许多精密基准电压源无灌电流能力,这在此情形中会造成问题。或者,基准驱动电路非常强劲,足以将基准电压保持在标称值附近,但仍将偏离精确值。在共用一个基准电压源的同步采样多ADC系统中,其他ADC上的转换不精确,因为该系统依赖于高度精确的基准电压。如果故障状况恢复时间较长,后续转换也可能不精确。

缓解此问题有几种不同方法。最常见的是使用肖特基二极管(BAT54系列),将放大器输出钳位在ADC范围。相关说明详见图2和图3。如果适合应用需求,也可使用二极管将输入箝位在放大器。

精密ADC设计的典型电路图(添加了肖特基二极管和齐纳二极管保护)。

图2. 精密ADC设计的典型电路图(添加了肖特基二极管和齐纳二极管保护)。

在此情况中,之所以选择肖特基二极管,是因为其具有低正向导通压降,可在ADC内的内部保护二极管之前开启。如果内部二极管部分开启,肖特基二极管后的串联电阻也有助于将电流限制在ADC内。对于额外保护,如果基准电压源没有/几乎没有灌电流能力,则可在基准节点上采用齐纳二极管或箝位电路,以保证基准电压不被过度拉高。在图2中,为5V基准电压源使用了5.6V齐纳二极管。

黄色 = ADC输入,紫色 = 基准电压源。左侧图像未添加肖特基二极管,右侧图像添加了肖特基二极管

图3. 黄色 = ADC输入,紫色 = 基准电压源。左侧图像未添加肖特基二极管,右侧图像添加了肖特基二极管。

黄色 = ADC输入,绿色 = ADC驱动器输入,紫色 = 基准电压源(交流耦合)。左侧图像未添加肖特基二极管。右侧图像添加了肖特基二极管(BAT54S)

图4. 黄色 = ADC输入,绿色 = ADC驱动器输入,紫色 = 基准电压源(交流耦合)。左侧图像未添加肖特基二极管。右侧图像添加了肖特基二极管(BAT54S)。

图4中的示例显示了以正弦波使ADC输入过驱时,给ADC输入添加肖特基二极管后对基准输入(5 V)的影响。肖特基二极管接地,5 V系统电轨能够吸电流。如果没有肖特基二极管,当输入超过基准电压和地电压一个压降时,就会出现基准电压源干扰。从图中可看到,肖特基二极管完全消除了基准电压源干扰。

需要注意肖特基二极管的反向漏电流,此电流在正常运行期间可引入失真和非线性。该反向漏电流受温度影响很大,一般在二极管数据手册中指定。BAT54系列肖特基二极管是不错的选择(25°C时最大值为2μA,125°C时约100μA)。

完全消除过压问题的一种方式是为放大器使用单电源电轨。这意味着,只要为基准电压(最大输入电压)使用相同电源电平(本例中为5V),驱动放大器就绝不会摆动至地电压以下或最大输入电压以上。如果基准电路具有足够的输出电流和驱动强度,则可直接用来为放大器供电。图5中显示了另一种可能性,也就是使用略低的基准电压值(例如,使用5 V电轨时为4.096 V),从而显著降低电压过驱能力。

这些方法可解决输入过驱的问题,但代价是ADC的输入摆幅和范围受限,因为放大器存在上裕量和下裕量要求。通常,轨到轨输出放大器可在电轨十几mV内,但也必须考虑输入裕量要求,可能为1 V或更高,这会将摆幅进一步限制在缓冲器和单位增益配置内。该方法提供了最简单的解决方案,因为不需要额外保护元件,但依赖正确的电源电压,可能还需要轨到轨输入/输出(RRIO)放大器。

单电源精密ADV设计的典型电路图

图5. 单电源精密ADV设计的典型电路图。

放大器与ADC输入之间的RC滤波器中的串联R也可用于在过压状况期间限制ADC输入处的电流。不过,使用此方法时需要在限流能力与ADC性能做出取舍。较大的串联R提供较佳的输入保护,但会导致ADC性能出现较大失真。如果输入信号带宽较低,或者ADC不在满吞吐速率下运行,这种取舍可行,因为此情况下串联R可以接受。应用可接受的R大小可通过实验方式确定。

如上文所述,保护ADC输入没有成法,但根据应用要求,可采用不同的单独或组合方法,以相应的性能取舍提供所需的保护水平。

作者简介

Alan Walsh[alan.walsh@analog.com]是ADI公司的应用工程师。他于1999年加入ADI公司,就职于美国马萨诸塞州威明顿市的精密转换器应用部。他拥有都柏林大学电子工程学士学位。

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就像很多其他半导体器件一样,高速模数转换器(ADC)并不能始终像我们期望那样完美运行。它们存在一些固有限制,使其偶尔会产生超出正常功能的罕见转换错误。然而,像测试和测量设备等很多实际采样系统不容许存在高ADC转换误码率。因此,量化高速模数转换误码率(CER)的频率和幅度非常重要,这样工程师才能设计出具有合适预期性能的系统。

高速或GSPS ADC(每秒千兆采样ADC)相对稀疏出现的转换错误不仅造成其难以检测,而且还使测量过程非常耗时。该持续时间通常超出毫秒范围,达到几小时、几天、几周甚至是几个月。为了帮助消减这一耗时测试负担,我们可以在一定“置信度”的确定性情况下估算误码率,而仍然保持结果的质量。
比特误码率(BER)与转换误码率(CER)与串行或并行数字数据传输中比特误码率的数字等效值类似,转换误码率是转换错误数与样本总数之比。但是,BER和CER之间有一些截然不同之处。数字数据流中的BER测试采用长伪随机序列,该序列可于发送器中在传输两端使用常用种子值来启动。接收器预期将收到理想的传输。通过观察接收数据与理想数据的差异,便可精确计算出BER。两端之间伪随机序列数据中的失配(基于种子值)即视为比特错误。

与CER不同,误差测定不像纯数字比较那么简单。由于ADC转换过程中始终具有小的非线性,另外还存在系统噪声和抖动,因此并非总是能确定预期数据和实际数据之间的确切差异。相反,需要建立误差阈值,用于确定转换错误和具有容许预期噪声的样本之间的界限。这与数字BER不同,并不会对发送和接收的预期数据进行确切比较。相反,首先必须量化样本的误差幅度,然后再确定是转换错误,还是在转换器和系统的预期非线性范围内。ADC后端数字接口的误码率必须低于转换器的内核CER,因此无法忽视。如果并非如此,那么数据输出传输误差将覆盖CER并成为主要误差来源。系统设计人员实际并不关心误差来自ADC的哪一部分,但是,出于讨论目的,我们将仅关注ADC转换误码率。

亚稳态

高速ADC中造成转换错误的一个常见原因是一种称为亚稳态的现象。高速ADC在将模拟信号转换为数字值的不同转换级中往往会使用很多梯形比较器。如果比较器无法确定模拟输入是高于还是低于其参考点时,就会产生可能导致出现错误代码的亚稳态结果。当两个比较器的输入之差幅度非常小或为零时,就可能发生这种情况,此时无法进行正确比较。由于此错误值会沿着流水线传播,因此ADC可能产生重大的转换错误。

当差分模拟输入为相对较大的正值或负值时,比较器可以快速计算出差值并给出明确决定。当差分值很小或为零时,比较器做出决定所需的持续时间会长很多。如果在此决定点之前比较器输出锁存,则将产生亚稳态结果。

图1. 此基本梯形比较器设计给出了比较器决定点的转换故障概率性点(亚稳态)。假设AIN = VA,中间的比较器可能无法在有限转换时间内分辨稳定的输出,导致位[1]和位[0]具有多个可能的错误组合。

幸运的是,有些设计方案可以减轻这个问题。首先,最显而易见的方法是将比较器的不确定范围设计地非常小,迫使比较器在可能的最大模拟输入条件范围内做出准确决定。不过,这可能造成电路功率和设计尺寸增加。第二种方法是尽量延迟比较器采样时间,给模拟输入最长的时间建立至已知的比较器输出值。不过,这种方法存在多个限制,因为延迟最长也只能持续到当前采样时间结束,而后比较器必须继续处理下一次采样。

第三种方法是采用智能错误检测和校正算法,该算法会对比较器在高速ADC转换过程后续阶段中引入的不确定性进行数字补偿。当比较器未能在最大允许时间内做出决定时,逻辑可检测到该缺失。然后,此信息可被附加到相关样本上,以便未来进行内部调整。识别出此警报时,可使用后处理步骤在样本从转换器输出前纠正该错误。这可以从图2中的AD9625看出,它是ADI公司的一款12位、2.5 GSPS ADC。

图2. 可在AD9625的模数转换过程内识别比较器的不确定性。可在后续步骤中执行校正命令以校正样本,然后再从转换器输出。

置信度

CER置信度(CL)是指在不精确到特定故障率的情况下对未来错误的外推预期。这可减少针对给定CER获取的样本总数,但代价是不能保证100%的确定性。从数学角度来说,要达到绝对100%的确定性,需要取得无限持续时间内的样本。因此,根据行业经验,95%的置信度已经相当接近已知值并且实现了不确定性和测量时间之间的平衡。如果将测试重复一百次,则有95次可以准确识误码率。有时我们会误认为一旦在测试期间检测到错误,该过程就会结束并找到最终的转换误码率。这既不准确也不完整。

无论过程中是否有错误,都可以测试转换误码率及相关置信度。但是,如果在给定置信度下检测到错误,则与没有错误时的样本数相比,必须增加测量的样本数量。此影响如下图3所示。以下公式给出了置信度、误码率和样本数之间的自然对数数学关系表达式:

N = 测量的样本数
CER = 转换误码率
CL = 置信度
E = 检测到的错误计数

未检测到错误时,公式有所简化,右边的项等于零,结果仅取决于左边的项。当置信度为95%且未检测到错误时,所需的样本数仅约为预期CER的倒数乘以3。精确到100%置信度时,即对于任何CER值都有CL = 1.0,从数学角度上需要获取–ln(0)无穷大的无限样本数(N)。

N × CER = –ln(1-0.95) = –ln(0.05) = 2.996

图3. N*CER与置信度和错误检测计数的关系曲线。注意,检测到错误后可以继续进行CER测试,但是要实现相同的置信度,则需要增加测量的样本数。

误差阈值

高速ADC中的所有转换误差并非都“生而平等”。误差幅度很关键,因为有些误差绝对比其他误差更重要。例如,一个或两个最低有效位(LSB)误差可能在系统的预期噪底之内,甚至可能不会影响瞬时性能。但是,最高有效位(MSB)误差,乃至满量程误差可能造成系统故障事件。因此,CER测试需要具有一种机制或阈值来确定转换中误差的严重程度。

图4. 可以看到来自ADC样本的重构正弦波,它具有上限值和下限值。当代码超出限值后,则被视为转换错误。处于阈值范围内的较小非线性异常样本不会被视为转换错误。

转换的误差阈值应该包括ADC的已知线性不足,以及时钟抖动和其他超出转换器功能的系统噪声。对于任何给定样本,这些通常会累加为14位ADC的4或5个最低有效位(lsb)或16-32个代码。根据ADC分辨率、系统性能和应用的误码率要求,该值的大小可能略有不同。使用此误差带与理想值进行比较后,超出此限值的样本将被视为转换错误。在传统视频ADC中,此错误被称为“闪码”,因为它会在视频屏幕上产生亮白色像素闪烁。

可接受的转换器误码率很大程度上取决于信号处理系统和系统误差容差要求。例如,后院移动蓝牙对讲系统的用户可以容忍几个小时内发生几次错误,甚至不会察觉。对于航天卫星上的任务关键型传感器电路板,则可能需要将转换器不确定性降至最低,否则卫星可能从天上掉下来。退一步讲,即使没那么严重,但也可能发生极其糟糕的事情,例如电视接收信号很差。

历史上测量的GSPS ADC转换误码率一般不会低于1e-14。对于1e-12的误码率,这意味着转换器在1e-12(1万亿)个样本内不应出现转换错误。1e-15的误码率意味着转换器在1e-15(1百万的四次方)个样本范围内不应出现转换错误。虽然这些数字看起来很大,但凭借当今先进转换器技术的高采样速率,对于CER测试仍然可以实现。但是,对于具有8 ns采样速率的125 MSPS转换器,1万亿次采样将占用800秒(1e-12 × 8 ns),约十三分钟。1百万的四次方次采样将占用800,000秒(1e-15 ×8 ns),也即9.24天。要在这些误码率中实现95%的置信度,则需要分别将这些采样持续时间的每一个均乘以2.996。

图5. CER与误差幅度阈值的关系曲线。针对测试设定的误差阈值限值(在ADC代码中)会对给定置信度下的CER产生影响。

CER测试

下面的简化功能框图给出了如何测试内部ADC内核的CER。在或接近ADC最大编码速率下采样时,可使用频率相对较慢的正弦波作为模拟输入。应对模拟输入信号进行规划,以便在忽视系统噪声的情况下,两个相邻样本之间的预期绝对差不大于1 LSB代码。理想情况下,模拟输入信号比满量程稍大,以便运用ADC的所有代码。应计算模拟输入和编码采样速率,以便建立较长的一致性周期,而ADC不在同一代码级别进行一致采样。

图6. 图中所示为CER测试的两种采样情形。顶部的情形是以比Fs/2稍快的速率对模拟信号进行采样,其中仅每隔一个样本比较一次。理想情况下,两个连续样本的不同之处不超过一个LSB代码。下面的情形是对相对较慢的模拟输入进行过采样,以便两个相邻样本的不同之处也不超过一个LSB代码。

系统使用一个计数器来跟踪两个相邻样本之间的幅度差值超过阈值限值的情况,并将这种情况计数为转换错误。该计数器必须保留整个测试过程中错误的累加总数。为了保证系统按预期工作,还应记录误差幅度与理想情况之间的关系。测试需要的时间将基于采样速率、所需的测试转换误码率和所需的置信度。

图7. CER测试比较两个连续ADC样本和预定误差阈值。计数器记录错误发生次数、幅值和采样位置标识符。

测量与仿真

在选择具有较低CER的ADC时,系统工程师应该能够区分列出的实际可测规格与仅基于设计仿真例子的规格。例如,1 GSPS ADC在置信度为95%且无错误条件下CER为1e-18的表述要么必须仅基于电路仿真,要么必须进行近一个世纪长的连续测量。要将1e-18的CER精确到95% CL,即使使用相对较快的1 GSPS ADC且采样速率为1 ns,也将消耗29.96亿秒(2.996 × 1e18 × 1ns),约95年。您希望自己的系统ADC转换误码率单独通过仿真的外推评估,还是根据实验室中实际测量的结果进行指定?

小结

与数字比特误码测试概念不同,即便是GSPS ADC转换误码率测试,也需要很长时间才能得到精确测量结果。需要将CER测试的置信度设为小于100%,因为无法无限期地进行测量。ADC采样必须与阈值进行比较,然后才能确定其作为真正转换误差的重要性。实时测试系统会比较相邻样本,以获取超出阈值的严重偏离。

典型转换器架构可实现一些系统可接受的测量转换误码率,新的设计和错误检测算法正推动限值实现更佳的性能。ADI的12位2.5 GSPS ADC AD9625分级比较型流水线内核使用专有技术检测流水线处理前期的ADC转换错误,然后处理和纠正后期的错误。这在12位GSPS ADC上实现了优于1e-15、CL为95%的行业一流测量CER。

作者简介

Ian Beavers是ADI公司(美国北卡罗来纳州格林斯博罗)高速模数转换器团队的应用工程师。Ian从1999年开始进入ADI公司工作,拥有超过18年的半导体行业工作经验,他在美国北卡罗来纳州立大学获得电气工程学士学位,并在该大学的格林斯博罗分校获得M.B.A.学位。Ian是技术论坛高速ADC支持社区的会员。如有任何问题,请发送到ADI公司技术论坛在线技术支持社区的IanB。

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Snehal Prabhu和Ian Beavers ADI公司

摘要

犯错乃人之常情。但对于系统的模数转换器(ADC),我们能够提出什么样的要求呢?我们将回顾转换误差率(CER)测试的范围和高速ADC的分析。取决于采样速率和所需的目标限值,ADC CER测量过程可能需要数周或数月时间。为实现高置信度(CL),出现首次错误之后常常还需要进行测试(Redd,2000)。对于那些要求低转换误差率的系统,需要付出努力来详尽地予以量化。一切完成后,我们便能确定高置信度的误差率—优于10–15。

许多实际高速采样系统,如电气测试与测量设备、生命系统健康监护、雷达和电子战对抗等,不能接受较高的ADC转换误差率。这些系统要在很宽的噪声频谱上寻找极其罕见或极小的信号。误报警可能会引起系统故障。因此,我们必须能够量化高速ADC转换误差率的频率和幅度。

CER与BER

首先,让我们理清误差率描述中的两大差异。转换误差率(CER)通常是ADC关于模拟电压采样的判断不正确的结果,因此,与转换器输入的满量程范围相比较,其相应的数字码也不正确。ADC的误码率(BER)也能描述类似的误差,但就我们的讨论而言,我们把BER定义为纯数字接收错误;如果没有这种错误,那么转换的码数据就是正确的。这种情况下,正确的ADC数字输出未能被FPGA或ASIC等下游逻辑器件正确接收到。代码出错的程度及其出现的频率就是本文余下部分要讨论的内容。

仅仅阅读数据手册中的技术参数,可能难以掌握ADC转换误差。使用转换器数据手册中的单个数据,当然可以对转换误差率进行某种估计,但该数据量化的到底是什么呢?您无从判断多大的样本偏差可被视为错误,无法确定试验测量或仿真的置信度。必须将“错误”定义限定在已知出现频率所对应的幅度以内。

误差源

有多种误差源会造成ADC转换错误,内部和外部均有。外部误差源包括系统电源毛刺、接地反弹、异常大的时钟抖动和可能有错的控制命令。ADC数据手册中的建议和应用笔记通常会说明避开这些外部问题的最佳系统布局做法。ADC内部误差源主要可归因于亚稳态(Beavers,2014)或模拟域中各级之间的残余处理传递,以及数字域和物理层中的输出时序误差。ADC设计团队在器件开发过程中必须分析这些挑战。

图1. 对于满量程上模拟分辨率的各个位,理想ADC样本都有单一数字输出(左图)。实际ADC输出行为的一个例子(右图)显示了与内部和外部噪声相关的某种模糊性。

在一组比较器中,当比较器基准电压精确等于或极其接近待比较的电压时,便可能发生亚稳态状况(Kester,2006)。比较电压在幅度上越接近基准电压,比较器作出全面判断所需的时间就越长。如果二者之间的电压差非常小或为0,比较器可能没有足够的时间来最终判定比较电压是高于还是低于基准电压。当该样本的转换完成时,比较器输出可能处于亚稳第三态,而不是清晰地判定一个有效逻辑输出1或0 (Kester,2006)。这种犹豫不定会波及整个ADC,可能引起转换错误。

图2. 对于满量程上模拟分辨率的各个位,理想ADC样本都有单一数字输出(左图)。实际ADC输出行为的一个例子(右图)显示了与内部和外部噪声相关的某种模糊性

在流水线型ADC架构中,还有其他潜在转换误差源,即在级间边界传递处,残余电压从上一级传送到下一级。例如,若两级之间有未校正的增益匹配误差,则残余电压的传递会在后续级中产生误差。此外,负责将一个电压发送到下一ADC级的残余DAC中的毛刺也可能在稍后的处理中引起意外的干扰误差(Kester,2006)。任何无源元件中都存在的热噪声是所有ADC固有的噪声分量,它决定了ADC处理的绝对噪底(Brannon,2003)。在详细测定ADC的过程中,必须审视和量化所有这些可能的误差源,确保转换器运行时没有任何落差。

噪声分量

折合到输入端的噪声是ADC转换缺陷的一个固有分量,其中包括ADC输入端的热噪声。常常利用ADC输入端开路或浮空情况下的数字输出码直方图来对其进行量化。ADC数据手册通常会说明并显示此噪声。下面的图形给出了此噪声幅度的例子,其在本例中为[N] ± 11。

图3. 输入端开路或浮空时,理想ADC会采样输出一个中间电平失调码,如左侧直方图所示。实际ADC会有折合到输入端的噪声,其在对数尺度上应表现为高斯形状的弯曲直方图(右侧)。

ADC的积分非线性(INL)是ADC满量程输入范围内实际样本编码相对于理想输出的传递函数(Kester,2005)。ADC数据手册通常也会说明此信息并给出其曲线。与理想编码的最大偏差通常用某一数量的LSB来表示。下面是INL曲线示例。虽然它反映了一定量的绝对误差,但在大部分16位或稍低分辨率的高速ADC中,INL通常只有0到3个码。它不是转换器实际误差率的主要贡献因素。

图4. INL曲线示例,在所有ADC编码上测量,与理想样本相比,最大误差为±1 LSB或±1个码,对ADC转换误差而言基本上可忽略不计。

测试方法

针对长期CER检测,测试方法可以使用非常低的ADC输入频率(相对于时钟速率而言)。在任何两个相邻样本点之间构成一条直线,正弦波斜率可近似为该直线的斜率。类似地,略高于采样速率的输入频率会混叠为低频。对于这种情况,有一个可预测的理想解决方案能让各相邻样本处于前一样本的±1个码内。输入信号频率和编码采样时钟频率必须锁定,保持可预测的相位对齐。如果此相位不是恒定值,对齐就会异相,测量数据将没有用处。因此,为了计算理想转换结果,样本(N + 1) – sample
(N)应相差一个码,幅度不超过1。

所有ADC固有的可预测小转换误差源包括积分非线性、输入噪声、时钟抖动和量化噪声。所有这些噪声贡献都可以累加以获得最差限值,若超过此限值,误差将被视为来自两个相邻转换样本。16位ADC的输出编码数是12位转换器的24或16倍。因此,该扩展分辨率会影响用于限制转换误差率测试的编码数。在其他一切都相同时,16位ADC的限值将被12位ADC宽16倍。可使用ADC内置自测(BIST)功能并根据热噪声、时钟抖动和其他系统非线性来确定误差阈值。当超过误差限值时,可在ADC内核中标记特定样本及其对应的样本数和误差幅度。使用内部BIST的一大好处,是它将误差源界定在ADC内核本身,排除了专属于数字数据传输输出的接收位错误引起的误差。一旦明确误差阈值,便可执行涉及ADC、链路以及FPGA或ASIC的完整系统测量,以便确定全分量CER。

图5. ADC转换误差率与其热噪声的关系通常只能通过晶体管级电路仿真获得。上图为一个12位ADC的示例图,要实现10–15的CER,其必须能承受8 Σ的热噪声。

现在看看如何计算热噪声贡献(Brannon,2003)。

SNR = 20log(VSIGNAL/VNOISE)

VNOISE = VSIGNAL × 10^(–SNR/20)

为得出ADC的均方根噪声,必须调整VFULLSCALE:

VNOISE = (VFULLSCALE/(2 × (2) × 10^(–SNR/20)

利用以下公式计算AD9625的热噪声限值,它是一款12位2.6 GSPS ADC,设计满量程范围(FSR)为1.1 V,SNR为55,2.508 MHz混叠输入频率。热噪声限值 = 8 × VINpp × 10 ^ (SNR/20)/2√(2) = 3.39 mV ~±12个码。

本例中,对于10–15误差限值,单单热噪声的8Σ分布就能贡献最多±12个码。这应针对ADC的折合到输入端总噪声测量进行测试。注意:数据手册中的折合到输入端噪声可能不是基于足够大的样本规模(用于10–15测试)而测得的。折合到输入端噪声包含所有内部噪声源,包括热噪声。

为了明确界限以尽可能包含所有噪声源,包括测试设备,我们使用内部BIST来测量误差幅度分布。利用AD9625的内部BIST,以2.5 GSPS运行,混叠AIN频率为80 kHz,接近ADC满量程,使用标称
电源和温度条件执行CER测量,为期20天。

假设模拟电压转换为数字表示的所有ADC处理都是理想的。数字数据仍然需要精确传输,并在信号链的下游FPGA或ASIC中的下一级处理中精确接收。这一级的数字混乱通常由位错误或误码率来定义。然而,ADC的数据眼图输出的综合特性可以在PCB走线末端直接测量,并与JESD204B接收器眼罩比较,从而非常好地了解输出质量(Farrelly,Loberg 2013)1。

在1 Σ内以2.6 GSPS运行时,为了确立10–15的CER,10的15次方个样本,需要让此测试连续运行4.6天。对于更大的Σ,要确立更高的置信度,此测试需要运行更长时间2。测试需要非常稳定的
测试环境和干净的电源。被测转换器的电压源如有任何毛刺未被抑制,将导致测量错误,测试将不得不从头再来。

可利用一个FPGA计数器来记录两个相邻样本的幅度差超过阈值的情况,把该样本算作一次转换错误。计数器必须累计整个测试期间的错误总数。为了确保系统的工作行为符合预期,误差幅度和理想值也应记录在直方图中。测试所需时间取决于采样速率、期望的测试转换误差率和置信度要求。小于10–15的CER和95%的置信度至少需要连续测试14天。通过外推到实测值以外可以估计CER,但置信度会降低(Redd,2000)。

测量ADC的CER是一个破费时间的过程,您可能会想,是否能够基于已知测量结果进行外推。好消息是可以这样做。然而,有利必有弊,读者要擦亮眼睛。当我们不断地利用这种方法对误差率进行合理的数学估计时,估计的置信度会越来越低3。例如,若置信度不到1%,那么知道10–18的误差率可能也没有什么用。

对于任何给定样本,转换误差阈值可能累计达到4或5个LSB。根据ADC分辨率、系统性能和应用的误差率要求,该值的大小可能略有不同。使用此误差带与理想值进行比较后,超出此限值的样本将被视为转换错误。ADC的误差带可通过调整阈值并监视典型性能数据来测试。最后使用的测试限值为缺陷的均方根和,其中主要是ADC热噪声。

采样值相对于理想值的测试数据直方图类似于离散式泊松分布图。泊松分布与二项式分布的主要区别在于,泊松分布没有固定的试验次数。相反,它使用固定的时间或空间间隔,并记录其中的成功次数,这与上述CER测试方法相似。记录到的任何样本如超出根据理想值算得的误差限值,就会被视为真正的码错误。

图6. 利用ADC样本与理想输出码相比较的长期直方图,我们可以检测任何超出计算限值的偏差。该直方图类似于泊松分布图。

系统

懂得单个转换器的CER之后,我们便可计算一个包含许多转换器的高级同步系统的误差率。许多系统工程师会问:在一个使用大量ADC的大型复杂系统中,累积ADC转换误差率将是多少?

因此,对于高级多信号采集系统,第二考虑事项就是确定一系列(而不是某一个)转换器的转换误差率。乍看之下,这似乎是一个令人怯步的任务。幸运的是,测得或算得单个ADC的CER之
后,将此误差率外推到多个ADC并不是那么困难。这样,函数就变成基于系统所用转换器数目的概率扩张方程。

首先,求出单个转换器不发生错误的概率。它仅比1略小一点,即1减去误差率值(1–CERSINGLE)。其次,系统中有多少个ADC,便将该概率自乘多少次,即(1–CERSINGLE)#ADCs。最后,将1减去上述值,便可得出系统会出错的误差率。我们得到以下方程:

CERMULTIPLE = 1 – (1 – CERSINGLE)#ADCs

考虑一个使用99个ADC,单个ADC的CER为10–15的系统。

1 – CERSINGLE = 0.999999999999999
CERMULTIPLE = 1 – (0.999999999999999)
99 =9.8999999999995149000000000799095 × 10–14 (~about 10–13)

可以看出,现在的CERMULTIPLE值几乎比CERSINGLE (10–15)大100倍。由此可以得知,含有99个ADC的系统的转换误差率大致等于单个ADC的CER乘以系统中的ADC数量。从根本上说,它高于单个ADC的转换误差率,既受单个ADC转换误差率的限制,也受系统所用转换器数量的限制。因此,我们可以得出结论:包含许多ADC的系统与单个ADC相比,总转换误差率会显著提高。

图7. 使用多个转换器的系统的CER正比于单个转换器的CER乘以ADC数量。

确定ADC转换误差可能很困难,但仍是可实现的。第一步是确定系统中的转换误差大致有多大。然后需要确定一组适当的有界误差限值,包括预期ADC操作的非线性良性源。最后,特定测量算法可实现大部分或全部测试。测量结果可外推到测试界限之外,以获得额外的近似。

参考文献

Beavers,Ian。“高速ADC的转换误差率解密。”EDN,2014年。

Brannon,Brad。“ADC噪声对无线系统性能影响的分析。”EE Times,2003年。

Frank Farrelly和Chris Loberg。“更快的JESD204B标准带来验证挑战。”Electronic Design,2013年。

Kester,Walt。“MT-011:找出那些难以琢磨、稍纵即逝的闪码和亚稳状态。”指南MT-011,ADI公司,2006年。

Kester,Walt。“MT-004:ADC输入噪声面面观—噪声是利还是弊?。”指南MT-004,ADI公司,2005年10月。

Redd,Justin。“计算误差概率估计的统计置信度。”Lightwave,2000年。

Redd,Justin。“误码率测试解密。”Lightwave Online,2004年。Jeffrey Ugalde和Ian Beavers。“设计低误码率的JESD204B转换器系
统。”EDN,2014年。

Wolaver,Dan H。“快速精确地测量误差率。”Electronic Design,
1995年。

尾注

1 虽然本文未做详细讨论,但ADC接收器的数字数据眼的质量以及相应的数字链路BER可归因于许多因素,包括预加重、PCB材料、码间干扰和走线长度。

2 欲更详细了解CER测试的置信度,请参阅(Redd,2000)和(Beavers,2014)

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作者:Ian Beavers, Matt Felmlee Analog Devices

随着使用多模数转换器(ADC)的高速信号采集应用的复杂性提高,每个转换器互补时钟解决方案将决定动态范围和系统的潜在能力。随着新兴每秒一千兆样本(GSPS) ADC的采样速率和输入带宽提高,系统的分布式采样时钟的能力和性能变得至关重要。以高频测量为目标的系统解决方案,例如电气测量仪器仪表和多转换器阵列应用,将需要尖端的时钟解决方案。选择专门的辅助时钟解决方案对防止ADC动态范围受限非常重要。根据目标输入带宽和频率,时钟抖动可能会反过来限制ADC的性能。转换器的高速JESD204B串行接口的低抖动和相位噪声、分配链路和对齐能力都是对优化系统性能极其重要的时钟属性。

支持带JESD204B输出ADC的多通道低抖动GHz时钟解决方案继续在业内激增。设计工程师问我们该如何为其GSPS ADC选择合适的时钟解决方案。下面就是答案和对与将时钟解决方案与特殊ADC配对产生的技术影响相关的部分常见讨论的分析。第2或第3奈奎斯特频率区域对宽带GSPS ADC使用高输入频率需要较低的抖动和高速时钟。时钟抖动对ADC性能有什么影响?由于采用GSPS ADC和直接RF采样的系统中使用高频率输入信号,因此时钟抖动对系统性能的影响越来越大。固定量的时钟抖动可能不会对具有低频输入的系统性能产生限制。随着ADC输入频率提高,相同固定量的时钟抖动会对系统的信噪比(SNR)产生影响。ADC的SNR定义为信号功率或噪声与输入ADC的总非信号功率的对数比。

详文请阅:时钟宽带GSPS JESD204B ADC

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