锁相环电路

如果没有深入了解 PLL 理论以及逻辑开发过程，可能你在设计并调试锁相环(PLL)电路时会感到非常棘手。那有没有比较容易理解或学习妙招呢？小A今日就为大家送上一份妙计锦囊，并提供有效、符合逻辑的方法助你调试PLL问题。请往下看~

高质量仿真，从参考频率开始

如果不在特定条件下进行仿真，则估计一个 PLL 电路的规格将会是十分困难的。因此，进行 PLL 设计的第一步应当是仿真。建议工程师使用ADIsimPLL 软件运行基于系统要求的仿真，包括参考频率、步进频率、相位噪声（抖动）和频率杂散限制。

许多工程师面对如何选择参考频率会感到无所适从，但其实参考频率和输出频率步进之间的关系是很简单的。采用整数 N 分频 PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参考分频器 R 分频后的参考频率。采用小数 N 分频 PLL，则输出频率步进等于 PFD 输入频率除以 MOD 值，因此，您可以使用较高的参考频率，获得较小的频率步进。决定使用整数 N 分频或是小数 N 分频时，可牺牲相位噪声性能换取频率步进，即：较低的 PFD 频率具有更好的输出频率分辨率，但相位噪声性能下降。