抗干扰

在所有器件特性中,噪声可能是一个特别具有挑战性、难以掌握的设计课题。这些挑战常常导致一些道听途说的设计规则,并且开发中要反复试错。本文将解决相位噪声问题,目标是通过量化分析来阐明如何围绕高速数模转换器中的相位噪声贡献进行设计。本文旨在获得一种"一次成功"的设计方法,即设计不多不少,刚好满足相位噪声要求。

从一块白板开始,首先将DAC视作一个模块。噪声可能来自内部,因为任何实际元器件都会产生某种噪声;也可能来自外部噪声源。外部噪声源可通过DAC的任何外部的任何外部任意连接,包括电源、时钟和数字接口等,进入其中。图1显示了这些可能性。下面将对每一种可能的噪声嫌疑对象分别进行研究,以了解其重要性。

DAC相位噪声来源

图1.DAC相位噪声来源

首先讨论数字接口,它恰好是最容易处理的。数字I/O负责接收要在模拟域中输出的数字采样信号。众所周知,如眼图所示,数字电路和收到的波形多含噪声。由此看来,相应的问题是:是否所有这种噪声和活动都能渗入DAC内部的不同区域且表现为相位噪声?当然,数字接口可能在别处引起噪声,但这里关心的是相位噪声。

为了证明I/O是否需要关切,我们比较了 AD9162 系列高速DAC器件开启和关闭数字接口两种情况下的相位噪声。无数字接口时,器件的NCO模式内部生成波形,DAC事实上变成DDS发生器。图2显示了实验结果。

不同插值时的相位噪声

图2.不同插值时的相位噪声

相位噪声的峰值会根据接口的具体情况发生变化。现在我们感兴趣的是,噪声和所有曲线在彼此之上。因此,对于这个产品线,尽管由于系统要求可能要注意杂散,但接口不是问题。发现接口无需担心之后,我们感兴趣的下一个方面是时钟。

时钟

DAC时钟是DAC中产生相位噪声的首要原因。此时钟决定何时发送下一样本,故相位(或时序)中的任何噪声都会直接影响输出的相位噪声,如图3所示。此过程可以视作各相继离散值与一个矩形函数相乘,其时序由时钟定义。在频域中,乘法转换为卷积运算。结果,期望的频谱被时钟相位噪声所破坏,如图4所示。但是,确切的关系并不是显而易见的。下面将给出简明推导。

时钟与相位噪声的相关性

图3.时钟与相位噪声的相关性

相位噪声卷积

图4.相位噪声卷积

获取时钟和输出的时间快照,图5显示了一个波形实例。其目的是求出时钟和输出的噪声幅度之比,如图6中的红色箭头所示:可以画直角三角形,虽然任一边长都不知道,但两个三角形有共同的水平边。

波形快照

图5.波形快照

相位噪声关系

图6.相位噪声关系

设斜率为相应波形的导数,根据几何可得出以下等式:

针对DAC噪声重新整理,得出下式:

我们常常对正弦或接近正弦的DAC输出和时钟波形感兴趣,所以上述结果可进一步简化。如果这一假设不成立,则仍应使用上式。

重新整理后得到:

注意,噪声关系等同于相对于相应波形幅度的关系,因此可以将其简洁地归纳为相对于载波的关系。另外,通过使用对数单位,我们得到下式:

根据信号频率与时钟频率之比,相对于载波的噪声放大或缩小。信号频率每降低一半,噪声改进6 dB。研究几何图像可知这是合理的,因为下面的三角形会变得更尖锐,垂直边会缩小。还应注意,如果噪声以相同幅度提高,则提高时钟幅度不会改善相位噪声。

为了证明这一点,可通过调制输入DAC的时钟来模拟相位噪声。图7显示5 GHz DAC时钟上有100 kHz的轻度相位调制。其上还绘出了500 MHz和1 GHz的输出频谱。信号音确实遵循了这种关系。从5 GHz时钟到500 MHz DAC输出观测到20 dB降幅,从500 MHz输出到1 GHz输出观测到6 dB增幅。

带100 kHz相位调制的时钟输出相位噪声

图7.带100 kHz相位调制的时钟输出相位噪声.

精密受控的实验固然好,但我们关心的是实际噪声。用宽带频率合成器 ADF4355 代替发生器,图8显示了新时钟源的相位噪声曲线,对应的DAC输出为时钟频率的½和¼。噪声特性得到保留,每次降低6 dB。应注意,PLL未针对最佳相位噪声而优化。目光敏锐的读者会注意到,在小偏移处有一些预期偏差,但这是不同基准源引起的正常现象。

采用宽带频率合成器时钟源时的DAC输出相位噪声

图8.采用宽带频率合成器时钟源时的DAC输出相位噪声

另一个需要探讨的方面是输入功率与噪声的"无关性"。只有噪声功率与载波的差异才是重要的。这意味着,直接放大时钟信号是没有益处的。图9说明情况确是如此。唯一的变化是噪底略有提高,这要归因于信号发生器。这一看法仅在合理范围内有效;在某一特定点,时钟的贡献会变得非常弱,以致于其他因素(如时钟接收器噪声)开始占主导地位。

相位噪声与输入功率的关系

图9.相位噪声与输入功率的关系

最后简单说明一下新采样方案2× NRZ。AD9164 DAC系列器件引入了这种新采样模式,在时钟的上升沿和下降沿均可转换采样数据。不过,尽管有这些变化,相位噪声特性却保持不变。图10比较了原NRZ模式和这一新模式。图中曲线表明相位噪声相同,但可以看到噪底有所上升。这一结论的前提是上升沿和下降沿的噪声特性相同,对大多数振荡器而言这一前提确实成立。

相位噪声和2× NRZ

图10.相位噪声和2× NRZ

电源

噪声的下一个可能进入点是电源。芯片上的所有电路都必须通过某种方式供电,这就给噪声传播到输出提供了很多机会。具体机制取决于电路,不过下面着重指出了几种可能性。DAC输出端通常由电流源和MOS开关组成,开关引导电流通过正引脚或负引脚(图11)。显然,电流源从外部电源获得功率,任何噪声都会反映为电流波动。噪声可以经过开关到达输出端,但这仅解释了基带直接耦合。要贡献相位噪声,此噪声必须上混频到载波频率。这一过程是通过开关MOSFET完成的,其充当平衡混频器。噪声的另一路径是通过上拉电感,其从供电轨设置直流偏置,这里存在的任何噪声都会流到晶体管。这种波动会改变其工作条件,如源漏电压和电流源负载等,引起电流变化,从而又一次上混频到RF信号。一般来说,如果开关切换能能够把噪声混频到目标信号, 这些开关电路都是电源噪声在输出信号中的相位噪声的贡献者。

DAC电流源

图11.DAC电流源

鉴于所有这些电路和混频现象,要快速模拟所有这些行为是相当困难的。相反,对其他模拟模块的特性分析可以给我们带来一些启发。稳压器、运算放大器和其他IC会规定电源抑制比。电源抑制性能衡量负载对电源变化的灵敏度,可用于这里的相位噪声分析。然而,使用的不是抑制比,而是调制比:电源调制比(PSMR)。传统PSRR方法对基带应用中的DAC仍然有用,但与此处无关。下一步是获得具体数据。

测量PSMR要求调制待研究的供电轨。典型设置见图12。电源调制通过一个插在稳压器与负载之间的耦合电路获得,叠加上一个由信号发生器产生的正弦信号。耦合电路的输出通过一个示波器监控,以找出实际电源调制。最终得到的DAC输出馈入一个频谱分析仪。PSMR等于从示波器发现的电源交流分量与载波周围的调制边带电压之比。

PSMR测量

图12.PSMR测量

存在多种不同的耦合机制。ADI公司应用工程师Rob Reeder在应用笔记 MS-2210 中解释了如何利用LC电路来测量ADC的PSMR。其他选项包括电源运算放大器、变压器或专用调制电源。这里使用的方法是变压器。建议使用高匝数比以降低信号发生器的源阻抗。图14显示了典型测量结果。

采用1:100匝数比的电流检测变压器和函数发生器,1.2 V时钟电源用500 kHz信号调制,所得峰峰值电压为38 mV。DAC时钟速度为5 GSPS。所得输出在一个满量程1 GHz、–35 dBm载波上引起边带。将功率转换为电压,然后利用调制电源电压求比值,所得PSMR为–11 dB。

时钟电源调制

图13.时钟电源调制

调制边带

图14.调制边带

执行单个数据点,可以在多个频率上进行扫描。但是,AD9164 DAC总共包含8个电源。一种方案是测量所有电源,但我们可以把重点放在最敏感的电源上:AVDD12、AVDD25、VDDC12和VNEG12。某些电源(如SERDES)与本分析无关,故不包括在内。扫描多个频率和电源,结果总结于图15中。

扫描频率测得的电源PSMR

图15.扫描频率测得的电源PSMR

时钟电源是最为敏感的供电轨,然后是负1.2 V和2.5 V模拟电源,1.2 V模拟电源则不是很敏感。加以适当考虑的话,1.2 V模拟电源可由开关稳压器供电,但时钟电源完全相反:它需要由超低噪声LDO提供以获得最优性能。

PSMR只能在一定频率范围内测量。下限受衰减的磁耦合限制。所选变压器的截止频率较低,约为数十kHz。在上限,去耦电容会降低负载阻抗,导致供电轨越来越难以驱动。只要功能不受影响,为了测试目的可以移除一些电容。

使用PSMR之前,应注意几点。不同于PSRR,PSMR取决于波形功率或数字倒退(后者就DAC而言)。信号功率越低,则边带越低,比例关系为1:1。但是,回退回退倒退对设计人员无益,因为边带相对于载波是恒定的。第二点是与载波频率的相关性。载波扫描显示,在较高频段时性能会以不同速率发生线性衰减。有意思的是,供电轨越敏感,斜率越陡。例如,时钟电源的斜率为–6.4 dB/倍频程,而负模拟电源的斜率为–4.5 dB/倍频程。采样速率也会影响PSMR。最后,PSMR仅提供相位噪声贡献的上限,因为它并未与同时产生的幅度噪声区分开来。

电源PSMR与信号频率的关系

图16.电源PSMR与信号频率的关系

考虑到这些不同的噪声要求,考察不同电源方案有助于理解电源 对相噪的影响。LDO是久经考验的稳压器,尤其适合用来实现最佳 噪声性能。然而,不是任何LDO都行。图17中的15002C曲线显示了 AD9162 DAC初始评估板的相位噪声。DAC输出设置为3.6 GHz,DAC 时钟速度为4 GHz,来自Wenzel时钟源。在1 kHz到100 kHz的相位噪 声高原上,占主导地位的疑似时钟电源噪声: ADP1740 LDO。利用此LDO的频谱噪声密度曲线和DAC PSMR测量结果(图16),也可以计算其贡献并绘出曲线,如图17所示。虽然因为外推而没有精确对齐,但计算得到的点与实测噪声是合理对齐的,证实了时钟电源对噪声的影响。在电源解决方案的重新设计中,此LDO被更低噪声的 ADP1761取代。在某些偏移处噪声降低多达10 dB,接近时钟的贡献(15002D)。

AD9162评估板噪声

图17.AD9162评估板噪声

噪声不仅会因为稳压电源的器不同而大不相同,而且可能受到输出电容、输出电压和负载影响。应当仔细考虑这些因素,尤其是对于敏感的供电轨。另一方面,根据整体系统要求,LDO不一定需要。

通过适当的LC滤波,开关稳压器可提供电源,从而简化电源解决方案。同LDO一样,从稳压器NSD开始,并相应地展开设计。但由于采用LC滤波器,所以应注意串联谐振。不仅瞬变会变得难以驾驭,而且谐振频率附近可能出现电压增益,提高供电轨噪声和相位噪声。谐振可通过对电路降低Q值——给电路增加损耗性元件,加以控制。下图显示了来自另一个设计的例子,其采用AD9162 DAC。

在该设计中,时钟电源也是由ADP1740 LDO提供高,但其后接一个LC滤波器。原理图显示了所考虑的滤波器,RL模型表示电感,RC模型表示主滤波电容(C1+R1)。滤波器响应如图20所示,特征谐振用红线表示。正如所料,此滤波器的迹象特征出现在相位噪声响应中,即图21中的蓝色曲线。由于滤波作用,100 kHz附近的噪声趋稳,随后急剧下降。幸运的是,LC滤波器峰化不够严重,未引起明显的尖峰,但滤波器仍可改善。这里采用的方案是再增加一个较大电容和一个适当的串联电阻,用来消耗能量。图中所示的串联电路由22 μ‎F电容和100 mΩ电阻组成,它使响应平稳很多(蓝色曲线)。最终结果是此频率偏移附近的相位噪声得到改善,参见图21中的黄色曲线。

LC滤波器和去Q网络

图18.LC滤波器和去Q网络

LC滤波器响应

图19.LC滤波器响应

相位噪声响应

图20.相位噪声响应

最后需要分析的噪声源是器件本身的相位噪声。AD9164 DAC系列器件的相位噪声非常低,难以量化。消除所有预期噪声源后,残余噪声来自DAC,如图22所示。图中也显示了仿真的相位噪声曲线,其与测量结果相当吻合。在某些区域,时钟相位噪声仍占主导地位。

AD9162相位噪声

图21.AD9162相位噪声

结语

面对上文讨论的所有噪声源,设计人员可能会茫然不知所措。一种简单的做法是采取某种"推荐解决方案";但对任何具体设计要求而言,这都是次优做法。与RF信号链和精密误差预算类似,设计过程中可以使用相位噪声预算。利用时钟源相位噪声、各供电轨的PSMR结果、LDO噪声特性和DAC设置,可以计算并优化各噪声源的噪声贡献。图22显示了一个预算示例。正确考虑所有噪声源,便可分析和管理相位噪声,并确保信号链设计一次成功。

相位噪声预算示例

图22.相位噪声预算示例

参考电路

Brannon,Brad。应用笔记AN-756,采样系统以及时钟相位噪声和抖动的影响。ADI公司,2004。

Reeder, Rob。 "高速ADC的电源设计." ADI公司,2012年2月。

作者:Jarrah Bergeron

Jarrah Bergeron 自2014年起在ADI公司高速转换器部担任应用工程师。他从事过各类项目,涉及从高功率微波系统到纳米尺度微粒检测的不同领域;同时他也非常喜欢攀岩、滑雪等户外运动。Jarrah毕业于维多利亚大学,获电气工程学士学位。

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作者:Brad Brannon

摘要

随着支持直接IF采样的更高分辨率数据转换器的上市,系统设计师在选择低抖动时钟电路时,需要在性能/成本之间做出权衡取舍。许多用于标定时钟抖动的传统方法都不适用于数据转换器,或者最多只能表征部分特性。如果对如何标定和设计时钟电路没有正确的了解,可能无法使这些新型数据转换器达到最佳性能。要作出明智的时钟选择决定,仅有简单的抖动指标是远远不够的。而了解时钟噪声的带宽和频谱形状很重要,以便在采样过程中进行正确的处理。如今,许多系统设计师在为数据转换器时钟标定相位噪声和抖动要求时都做得不够,结果导致系统性能下降。几皮秒的时钟抖动可以使信号路径中迅速产生数分贝损耗。有些设计师则走向另一个极端,他们仅仅因为不清楚时钟噪声对转换器及其产品的性能到底有何影响,就选择了昂贵的时钟源,付出高昂的成本。请注意,最昂贵的时钟发生器并非始终能实现最佳系统性能。本应用笔记将说明与抖动、相位噪声和转换器性能相关的多种折衷考量。只要了解了这些利弊因素,就可以针对具体应用选择最适用的时钟,从而以最低的成本获得最佳性能。本文首先解释数据转换器中采样过程的工作原理,然后结合应用实例对时钟选择过程进行说明。

详文请阅:采样系统以及时钟相位噪声和抖动的影响

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Moshe Gerstenhaber, Rayal Johnson, 和 Scott Hunt

简介

构建具有纳伏级灵敏度的电压测量系统会遇到很多设计挑战。目前最好的运算放大器(比如超低噪声AD797)可以实现低于1nV/ Hz的噪声性能(1 kHz),但低频率噪声限制了可以实现的噪声性能为大约50 nV p-p(0.1 Hz至10 Hz频段内)。过采样和平均可以降低宽带噪声的rms贡献,但代价是牺牲了更高的数据速率,且功耗较高,但过采样不会降低噪声频谱密度,同时它对1/f区内的噪声无影响。此外,为避免来自后级的噪声贡献,就需要采用较大的前端增益,从而降低了系统带宽。如果没有隔离,那么所有的接地反弹或干扰都会出现在输出端,并有可能破坏放大器及其输入信号的低内部噪声的局面。表现良好的低噪声仪表放大器可以简化设计,并降低共模电压、电源波动和温度漂移引起的残留误差。

低噪声仪表放大器AD8428提供2000 精确增益,具备解决这些问题所必须的一切特性。AD8428 具有5 ppm/°C最大增益漂移、0.3 μV/°C最大失调电压漂移、140 dB最小CMRR至60 Hz(120 dB最小值至50 kHz)、130 dB最小PSRR和3.5 MHz带宽,适合低电平测量系统。最引人注目的是该器件的1.3 nV/ Hz电压噪声(1 kHz)和业界最佳的40 nV p-p噪声(0.1 Hz至10 Hz)性能,在极小信号下具有高信噪比。两个额外的引脚可让设计人员改变增益或增加滤波器来降低噪声带宽。这些滤波器引脚还提供了降低噪声的独特方法。

使用多个AD8428 仪表放大器降低系统噪声

图1 显示的电路配置可进一步降低系统噪声。四个AD8428 的输入和滤波引脚互相短接,降低噪声至原来的二分之一。可以使用任意一个仪表放大器的输出来保持低输出阻抗。此电路可以扩展从而降低噪声,降低的倍数为所用放大器数的平方根。

使用四个AD8428 仪表放大器的降噪电路

图1. 使用四个AD8428 仪表放大器的降噪电路

电路如何降低噪声

每一个AD8428 产生1.3 nV/ Hz折合到输入(RTI)的典型频谱噪声,该噪声与其他放大器产生的噪声不相关。不相关的噪声源以方和根(RSS)的方式叠加到滤波器引脚。另一方面,输入信号为正相关。每一个AD8428 都响应信号在滤波器引脚上生成相同的电压,因此连接多个AD8428 不会改变电压,增益保持为2000。

噪声分析

针对图2电路简化版本的分析表明,将两个AD8428以此方式连接可以降低噪声,降低的倍数为2。每一个AD8428的噪声都可以在+IN引脚上建模。为了确定总噪声,可以将输入接地,并使用叠加来组合噪声源。

噪声源en1经200差分增益放大,并到达前置放大器A1的输出端。就这部分的分析而言,输入接地时,前置放大器A2的输出端无噪声。前置放大器A1每个输出端与相应前置放大器A2输出端之间的6 kΩ/6 kΩ电阻分频器可以采用戴维宁等效电路替代:前置放大器A1输出端噪声电压的一半以及一个3 kΩ串联电阻。这部分就是降低噪声的机制。完整的节点分析表明,响应en1的输出电压为1000 × en1。由于对称,因此响应噪声电压en2的输出电压为1000 × en2。en1和en2幅度都等于en,并且将作为RSS叠加,导致总输出噪声为1414 × en。

噪声分析简化电路模型<

图2. 噪声分析简化电路模型

为了将其折合回输入端,就必须验证增益。假设在+INPUT和–INPUT之间施加差分信号VIN。A1第一级输出端的差分电压等于VIN × 200。同样的电压出现在前置放大器A2的输出端,因此没有分频信号进入6 kΩ/6 kΩ分频器,并且节点分析表明输出为VIN × 2000。因此,总电压噪声RTI为en × 1414/2000,等效于en/2。使用AD8428的1.3 nV/Hz典型噪声密度,则两个放大器配置所产生的噪声密度约为0.92 nV/Hz。

使用额外的放大器之后,滤波器引脚处的阻抗发生改变,进一步降低噪声。例如,如图1所示使用四个AD8428,则前置放大器输出端到滤波器引脚之间的6 kΩ电阻后接三个6 kΩ电阻,分别连接每一个无噪声前置放大器的输出端。这样便有效地创建了6 kΩ/2 kΩ电阻分频器,将噪声进行四分频处理。因此,正如预测的那样,四个放大器的总噪声便等于en/2。

进行噪声与功耗的权衡取舍

主要的权衡取舍来自功耗与噪声。AD8428具有极高的噪声-功耗效率,输入噪声密度为1.3 nV/Hz(6.8 mA最大电源电流)。为了进行对比,考虑低噪声AD797运算放大器——该器件需要10.5 mA最大电源电流来达到0.9 nV/Hz。一个分立式G = 2000低噪声仪表放大器采用两个AD797运算放大器和一个低功耗差动放大器构建,需要使用21 mA以上电流,实现两个运算放大器和一个30.15 Ω电阻贡献的1.45 nV/Hz噪声RTI性能。

除了很多放大器并联连接使用的电源考虑因素外,设计人员还必须考虑热环境。采用±5 V电源的单个AD8428因内部功耗会使温度上升约8°C。如果很多个器件靠近放置,或者放置在封闭空间,则它们之间会互相传导热量,需考虑使用热管理技术。

SPICE仿真

SPICE电路仿真虽然不能代替原型制作,但作为验证此类电路构想的第一步很有用。若要验证此电路,可以使用ADIsimPE仿真器和AD8428 SPICE宏模型仿真两个器件并联时的电路性能。图3中的仿真结果表明该电路的表现与预期一致:增益为2000,噪声降低30%。

SPICE仿真结果

图3. SPICE仿真结果

测量结果

在工作台上测量四个AD8428组成的完整电路。测得的RTI噪声频谱密度为0.7 nV/Hz (1 kHz),0.1 Hz至10 Hz范围内具有25 nV p-p。这比很多纳伏电压表的噪声都要更低。测得的噪声频谱和峰峰值噪声分别如图4和图5所示。

图1中电路的电压噪声频谱测量值

图4. 图1中电路的电压噪声频谱测量值

图1中电路测得的0.1 Hz至10 Hz RTI噪声

图5. 图1中电路测得的0.1 Hz至10 Hz RTI噪声

结论

纳伏级灵敏度目标非常难以达成,会遇到很多设计挑战。对于需要低噪声和高增益的系统,AD8428仪表放大器具有实现高性能设计所需的特性。此外,该器件独特的配置允许将这个不寻常的电路加入其纳伏级工具箱内。

作者简介

Moshe-Gerstenhaber

Moshe Gerstenhaber现为ADI公司研究员(Fellow)。他于1978年加入ADI,数年间先后担任过制造、产品工程及设计方面的多种高级职务。Moshe目前是集成放大器产品部门的设计经理。他在放大器设计领域做出了重大贡献,特别是极高精度专用放大器,如仪表放大器和差动放大器等。

Rayal-Johnson

Rayal Johnson 是马萨诸塞州威明顿市线性产品部门的设计工程师。Rayal获得麻省理工学院学士和硕士学位后,于2006年加入ADI公司。Rayal专注于集成式精密放大器技术工作,包括仪表放大器、热电偶放大器和高/低电压差动放大器。

Scott Hunt

Scott Hunt是ADI公司线性和精密技术部(美国马萨诸塞州威明顿市)的系统应用工程师,主要从事精密仪器仪表工作。Scott于2011年作为一名产品应用工程师加入ADI公司,负责仪表放大器等高性能集成式精密放大器。他拥有伦斯勒理工学院电气和计算机系统工程学士学位。Scott荣获ADI公司2015年杰出技术写作奖和2015年杰出计划支持奖。

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作者:Hank Zumbahlen

接地无疑是系统设计中最为棘手的问题之一。尽管它的概念相对比较简单,实施起来却很复杂,遗憾的是,它没有一个简明扼要可以用详细步骤描述的方法来保证取得良好效果,但如果在某些细节上处理不当,可能会导致令人头痛的问题。

对于线性系统而言,"地"是信号的基准点。遗憾的是,在单极性电源系统中,它还成为电源电流的回路。接地策略应用不当,可能严重损害高精度线性系统的性能。

对于所有模拟设计而言,接地都是一个不容忽视的问题,而在基于PCB的电路中,适当实施接地也具有同等重要的意义。幸运的是,某些高质量接地原理,特别是接地层的使用,对于PCB环境是固有不变的。由于这一因素是基于PCB的模拟设计的显著优势之一,我们将在本文中对其进行重点讨论。

我们必须对接地的其他一些方面进行管理,包括控制可能导致性能降低的杂散接地和信号返回电压。这些电压可能是由于外部信号耦合、公共电流导致的,或者只是由于接地导线中的过度IR压降导致的。适当地布线、布线的尺寸,以及差分信号处理和接地隔离技术,使得我们能够控制此类寄生电压。

我们将要讨论的一个重要主题是适用于模拟/数字混合信号环境的接地技术。事实上,高质量接地这个问题可以—也必然—影响到混合信号PCB设计的整个布局原则。

目前的信号处理系统一般需要混合信号器件,例如模数转换器(ADC)、数模转换器(DAC)和快速数字信号处理器(DSP)。由于需要处理宽动态范围的模拟信号,因此必须使用高性能ADC和DAC。在恶劣的数字环境内,能否保持宽动态范围和低噪声与采用良好的高速电路设计技术密切相关,包括适当的信号布线、去耦和接地。

过去,一般认为"高精度、低速"电路与所谓的"高速"电路有所不同。对于ADC和DAC,采样(或更新)频率一般用作区分速度标准。不过,以下两个示例显示,实际操作中,目前大多数信号处理IC真正实现了"高速",因此必须作为此类器件来对待,才能保持高性能。DSP、ADC和DAC均是如此。

所有适合信号处理应用的采样ADC(内置采样保持电路的ADC)均采用具有快速上升和下降时间(一般为数纳秒)的高速时钟工作,即使呑吐量看似较低也必须视为高速器件。例如,中速12位逐次逼近型(SAR) ADC可采用10 MHz内部时钟工作,而采样速率仅为500 kSPS。

Σ-Δ型ADC具有高过采样比,因此还需要高速时钟。即使是高分辨率的所谓"低频"工业测量ADC(例如AD77xx-系列)吞吐速率达到10 Hz至7.5 kHz,也采用5 MHz或更高时钟频率工作,并且提供高达24位的分辨率。

更复杂的是,混合信号IC具有模拟和数字两种端口,因此如何使用适当的接地技术就显示更加错综复杂。此外,某些混合信号IC具有相对较低的数字电流,而另一些具有高数字电流。很多情况下,这两种类型的IC需要不同的处理,以实现最佳接地。

数字和模拟设计工程师倾向于从不同角度考察混合信号器件,本文旨在说明适用于大多数混合信号器件的一般接地原则,而不必了解内部电路的具体细节。

通过以上内容,显然接地问题没有一本快速手册。遗憾的是,我们并不能提供可以保证接地成功的技术列表。我们只能说忽视一些事情,可能会导致一些问题。在某一个频率范围内行之有效的方法,在另一个频率范围内可能行不通。另外还有一些相互冲突的要求。处理接地问题的关键在于理解电流的流动方式。

星型接地

"星型"接地的理论基础是电路中总有一个点是所有电压的参考点,称为"星型接地"点。我们可以通过一个形象的比喻更好地加以理解—多条导线从一个共同接地点呈辐射状扩展,类似一颗星。星型点并不一定在外表上类似一颗星—它可能是接地层上的一个点—但星型接地系统上的一个关键特性是:所有电压都是相对于接地网上的某个特定点测量的,而不是相对于一个不确定的"地"(无论我们在何处放置探头)。

虽然在理论上非常合理,但星型接地原理却很难在实际中实施。举例来说,如果系统采用星型接地设计,而且绘制的所有信号路径都能使信号间的干扰最小并可尽量避免高阻抗信号或接地路径的影响,实施问题便随之而来。在电路图中加入电源时,电源就会增加不良的接地路径,或者流入现有接地路径的电源电流相当大和/或具有高噪声,从而破坏信号传输。为电路的不同部分单独提供电源(因而具有单独的接地回路)通常可以避免这个问题。例如,在混合信号应用中,通常要将模拟电源和数字电源分开,同时将在星型点处相连的模拟地和数字地分开。

单独的模拟地和数字地

事实上,数字电路具有噪声。饱和逻辑(例如TTL和CMOS)在开关过程中会短暂地从电源吸入大电流。但由于逻辑级的抗扰度可达数百毫伏以上,因而通常对电源去耦的要求不高。相反,模拟电路非常容易受噪声影响—包括在电源轨和接地轨上—因此,为了防止数字噪声影响模拟性能,应该把模拟电路和数字电路分开。这种分离涉及到接地回路和电源轨的分开,对混合信号系统而言可能比较麻烦。

然而,如果高精度混合信号系统要充分发挥性能,则必须具有单独的模拟地和数字地以及单独电源,这一点至关重要。事实上,虽然有些模拟电路采用+5 V单电源供电运行,但并不意味着该电路可以与微处理器、动态RAM、电扇或其他高电流设备共用相同+5 V高噪声电源。模拟部分必须使用此类电源以最高性能运行,而不只是保持运行。这一差别必然要求我们对电源轨和接地接口给予高度注意。

请注意,系统中的模拟地和数字地必须在某个点相连,以便让信号都参考相同的电位。这个星点(也称为模拟/数字公共点)要精心选择,确保数字电流不会流入系统模拟部分的地。在电源处设置公共点通常比较便利。

许多ADC和DAC都有单独的"模拟地"(AGND)和"数字地"(DGND)引脚。在设备数据手册上,通常建议用户在器件封装处将这些引脚连在一起。这点似乎与要求在电源处连接模拟地和数字地的建议相冲突;如果系统具有多个转换器,这点似乎与要求在单点处连接模拟地和数字地的建议相冲突。

其实并不存在冲突。这些引脚的"模拟地"和"数字地"标记是指引脚所连接到的转换器内部部分,而不是引脚必须连接到的系统地。对于ADC,这两个引脚通常应该连在一起,然后连接到系统的模拟地。由于转换器的模拟部分无法耐受数字电流经由焊线流至芯片时产生的压降,因此无法在IC封装内部将二者连接起来。但它们可以在外部连在一起。

图1显示了ADC的接地连接这一概念。这样的引脚接法会在一定程度上降低转换器的数字噪声抗扰度,降幅等于系统数字地和模拟地之间的共模噪声量。但是,由于数字噪声抗扰度经常在数百或数千毫伏水平,因此一般不太可能有问题。

模拟噪声抗扰度只会因转换器本身的外部数字电流流入模拟地而降低。这些电流应该保持很小,通过确保转换器输出没有高负载,可以最大程度地减小电流。实现这一目标的好方法是在ADC输出端使用低输入电流缓冲器,例如CMOS缓冲器-寄存器IC。

 数据转换器的模拟地(AGND)和数字地(DGND)引脚应返回到系统模拟地。

图1. 数据转换器的模拟地(AGND)和数字地(DGND)引脚应返回到系统模拟地。

如果转换器的逻辑电源利用一个小电阻隔离,并且通过0.1 μF (100 nF)电容去耦到模拟地,则转换器的所有快速边沿数字电流都将通过该电容流回地,而不会出现在外部地电路中。如果保持低阻抗模拟地,而能够充分保证模拟性能,那么外部数字地电流所产生的额外噪声基本上不会构成问题。

接地层

接地层的使用与上文讨论的星型接地系统相关。为了实施接地层,双面PCB(或多层PCB的一层)的一面由连续铜制造,而且用作地。其理论基础是大量金属具有可能最低的电阻。由于使用大型扁平导体,它也具有可能最低的电感。因而,它提供了最佳导电性能,包括最大程度地降低导电平面之间的杂散接地差异电压。

请注意,接地层概念还可以延伸,包括 电压层。电压层提供类似于接地层的优势—极低阻抗的导体—但只用于一个(或多个)系统电源电压。因此,系统可能具有多个电压层以及接地层。

虽然接地层可以解决很多地阻抗问题,但它们并非灵丹妙药。即使是一片连续的铜箔,也会有残留电阻和电感;在特定情况下,这些就足以妨碍电路正常工作。设计人员应该注意不要在接地层注入很高电流,因为这样可能产生压降,从而干扰敏感电路。

保持低阻抗大面积接地层对目前所有模拟电路都很重要。接地层不仅用作去耦高频电流(源于快速数字逻辑)的低阻抗返回路径,还能将EMI/RFI辐射降至最低。由于接地层的屏蔽作用,电路受外部EMI/RFI的影响也会降低。

接地层还允许使用传输线路技术(微带线或带状线)传输高速数字或模拟信号,此类技术需要可控阻抗。

由于"总线(bus wire)"在大多数逻辑转换等效频率下具有阻抗,将其用作"地"完全不能接受。例如,#22标准导线具有约20 nH/in的电感。由逻辑信号产生的压摆率为10 mA/ns的瞬态电流,流经1英寸该导线时将形成200 mV的无用压降:

(1)

对于具有2 V峰峰值范围的信号,此压降会转化为大约200 mV或10%的误差(大约"3.5位精度")。即使在全数字电路中,该误差也会大幅降低逻辑噪声裕量。

图2显示数字返回电流调制模拟返回电流的情况(顶图)。接地返回导线电感和电阻由模拟和数字电路共享,这会造成相互影响,最终产生误差。一个可能的解决方案是让数字返回电流路径直接流向GND REF,如底图所示。这显示了"星型"或单点接地系统的基本概念。在包含多个高频返回路径的系统中很难实现真正的单点接地。因为各返回电流导线的物理长度将引入寄生电阻和电感,所以获得低阻抗高频接地就很困难。实际操作中,电流回路必须由大面积接地层组成,以便获取高频电流下的低阻抗。如果无低阻抗接地层,则几乎不可能避免上述共享阻抗,特别是在高频下。

所有集成电路接地引脚应直接焊接到低阻抗接地层,从而将串联电感和电阻降至最低。对于高速器件,不推荐使用传统IC插槽。即使是"小尺寸"插槽,额外电感和电容也可能引入无用的共享路径,从而破坏器件性能。如果插槽必须配合DIP封装使用,例如在制作原型时,个别"引脚插槽"或"笼式插座"是可以接受的。以上引脚插槽提供封盖和无封盖两种版本。由于使用弹簧加载金触点,确保了IC引脚具有良好的电气和机械连接。不过,反复插拔可能降低其性能。

流入模拟返回路径的数字电流产生误差电压。

图2. 流入模拟返回路径的数字电流产生误差电压。

应使用低电感、表面贴装陶瓷电容,将电源引脚直接去耦至接地层。如果必须使用通孔式陶瓷电容,则它们的引脚长度应该小于1 mm。陶瓷电容应尽量靠近IC电源引脚。噪声过滤还可能需要铁氧体磁珠。

这样的话,可以说"地"越多越好吗?接地层能解决许多地阻抗问题,但并不能全部解决。即使是一片连续的铜箔,也会有残留电阻和电感;在特定情况下,这些就足以妨碍电路正常工作。图3说明了这个问题,并给出了解决方法。

割裂接地层可以改变电流流向,从而提高精度

图3. 割裂接地层可以改变电流流向,从而提高精度。

由于实际机械设计的原因,电源输入连接器在电路板的一端,而需要靠近散热器的电源输出部分则在另一端。电路板具有100 mm宽的接地层,还有电流为15 A的功率放大器。如果接地层厚0.038 mm,15 A的电流流过时会产生68 μV/mm的压降。对于任何共用该PCB且以地为参考的精密模拟电路,这种压降都会引起严重问题。可以割裂接地层,让大电流不流入精密电路区域,而迫使它环绕割裂位置流动。这样可以防止接地问题(在这种情况下确实存在),不过该电流流过的接地层部分中电压梯度会提高。

在多个接地层系统中,请务必避免覆盖接地层,特别是模拟层和数字层。该问题将导致从一个层(可能是数字地)到另一个层的容性耦合。要记住,电容是由两个导体(两个接地层)组成的,中间用绝缘体(PC板材料)隔离。

具有低数字电流的混合信号IC的接地和去耦

敏感的模拟元件,例如放大器和基准电压源,必须参考和去耦至模拟接地层。具有低数字电流的ADC和DAC(和其他混合信号IC)一般应视为模拟元件,同样接地并去耦至模拟接地层。乍看之下,这一要求似乎有些矛盾,因为转换器具有模拟和数字接口,且通常有指定为模拟接地(AGND)和数字接地(DGND)的引脚。图4有助于解释这一两难问题。

具有低内部数字电流的混合信号IC的正确接地

图4. 具有低内部数字电流的混合信号IC的正确接地。

同时具有模拟和数字电路的IC(例如ADC或DAC)内部,接地通常保持独立,以免将数字信号耦合至模拟电路内。图4显示了一个简单的转换器模型。将芯片焊盘连接到封装引脚难免产生线焊电感和电阻,IC设计人员对此是无能为力的,心中清楚即可。快速变化的数字电流在B点产生电压,且必然会通过杂散电容CSTRAY耦合至模拟电路的A点。此外,IC封装的每对相邻引脚间约有0.2 pF的杂散电容,同样无法避免!IC设计人员的任务是排除此影响让芯片正常工作。不过,为了防止进一步耦合,AGND和DGND应通过最短的引线在外部连在一起,并接到模拟接地层。DGND连接内的任何额外阻抗将在B点产生更多数字噪声;继而使更多数字噪声通过杂散电容耦合至模拟电路。请注意,将DGND连接到数字接地层会在AGND和DGND引脚两端施加 VNOISE ,带来严重问题!

"DGND"名称表示此引脚连接到IC的数字地,但并不意味着此引脚必须连接到系统的数字地。可以更准确地将其称为IC的内部"数字回路"。

这种安排确实可能给模拟接地层带来少量数字噪声,但这些电流非常小,只要确保转换器输出不会驱动较大扇出(通常不会如此设计)就能降至最低。将转换器数字端口上的扇出降至最低(也意味着电流更低),还能让转换器逻辑转换波形少受振铃影响,尽可能减少数字开关电流,从而减少至转换器模拟端口的耦合。通过插入小型有损铁氧体磁珠,如图4所示,逻辑电源引脚pin (VD) 可进一步与模拟电源隔离。转换器的内部瞬态数字电流将在小环路内流动,从VD 经去耦电容到达DGND(此路径用图中红线表示)。因此瞬态数字电流不会出现在外部模拟接地层上,而是局限于环路内。VD引脚去耦电容应尽可能靠近转换器安装,以便将寄生电感降至最低。去耦电容应为低电感陶瓷型,通常介于0.01 μF (10 nF)和0.1 μF (100 nF)之间。

再强调一次,没有任何一种接地方案适用于所有应用。但是,通过了解各个选项和提前进行规则,可以最大程度地减少问题。

小心处理ADC数字输出

将数据缓冲器放置在转换器旁不失为好办法,可将数字输出与数据总线噪声隔离开(如图4所示)。数据缓冲器也有助于将转换器数字输出上的负载降至最低,同时提供数字输出与数据总线间的法拉第屏蔽(如图5所示)。虽然很多转换器具有三态输出/输入,但这些寄存器仍然在芯片上;它们使数据引脚信号能够耦合到敏感区域,因而隔离缓冲区依然是一种良好的设计方式。某些情况下,甚至需要在模拟接地层上紧靠转换器输出提供额外的数据缓冲器,以提供更好的隔离。

在输出端使用缓冲器/锁存器的高速ADC 具有对数字数据总线噪声的增强抗扰度

图5. 在输出端使用缓冲器/锁存器的高速ADC 具有对数字数据总线噪声的增强抗扰度。

ADC输出与缓冲寄存器输入间的串联电阻(图4中标示为"R")有助于将数字瞬态电流降至最低,这些电流可能影响转换器性能。电阻可将数字输出驱动器与缓冲寄存器输入的电容隔离开。此外,由串联电阻和缓冲寄存器输入电容构成的RC网络用作低通滤波器,以减缓快速边沿。

典型CMOS栅极与PCB走线和通孔结合在一起,将产生约10 pF的负载。如果无隔离电阻,1 V/ns的逻辑输出压摆率将产生10 mA的动态电流:

(2)

驱动10 pF的寄存器输入电容时,500 Ω串联电阻可将瞬态输出电流降至最低,并产生约11 ns的上升和下降时间:

(3)

图6. 接地和去耦点。

由于TTL寄存器具有较高输入电容,可明显增加动态开关电流,因此应避免使用

缓冲寄存器和其他数字电路应接地并去耦至PC板的数字接地层。请注意,模拟与数字接地层间的任何噪声均可降低转换器数字接口上的噪声裕量。由于数字噪声抗扰度在数百或数千毫伏水平,因此一般不太可能有问题。模拟接地层噪声通常不高,但如果数字接地层上的噪声(相对于模拟接地层)超过数百毫伏,则应采取措施减小数字接地层阻抗,以将数字噪声裕量保持在可接受的水平。任何情况下,两个接地层之间的电压不得超过300 mV,否则IC可能受损。

最好提供针对模拟电路和数字电路的独立电源。模拟电源应当用于为转换器供电。如果转换器具有指定的数字电源引脚(VD),应采用独立模拟电源供电,或者如图6所示进行滤波。所有转换器电源引脚应去耦至模拟接地层,所有逻辑电路电源引脚应去耦至数字接地层,如图6所示。如果数字电源相对安静,则可以使用它为模拟电路供电,但要特别小心。

某些情况下,不可能将VD连接到模拟电源。一些高速IC可能采用+5 V电源为其模拟电路供电,而采用+3.3 V或更小电源为数字接口供电,以便与外部逻辑接口。这种情况下,IC的+3.3 V引脚应直接去耦至模拟接地层。另外建议将铁氧体磁珠与电源走线串联,以便将引脚连接到+3.3 V数字逻辑电源。

采样时钟产生电路应与模拟电路同样对待,也接地并深度去耦至模拟接地层。采样时钟上的相位噪声会降低系统信噪比(SNR);我们将稍后对此进行讨论。

采样时钟考量

在高性能采样数据系统中,应使用低相位噪声晶体振荡器产生ADC(或DAC)采样时钟,因为采样时钟抖动会调制模拟输入/输出信号,并提高噪声和失真底。采样时钟发生器应与高噪声数字电路隔离开,同时接地并去耦至模拟接地层,与处理运算放大器和ADC一样。

采样时钟抖动对ADC信噪比(SNR)的影响可用以下公式4近似计算:

(4)

其中,f为模拟输入频率,SNR为完美无限分辨率ADC的SNR,此时唯一的噪声源来自rms采样时钟抖动tj。通过简单示例可知,如果tj = 50 ps (rms),f = 100 kHz,则SNR = 90 dB,相当于约15位的动态范围。

应注意,以上示例中的tj 实际上是外部时钟抖动和内部ADC时钟抖动( 称为孔径抖动)的方和根(rss)值。不过,在大多数高性能ADC中,内部孔径抖动与采样时钟上的抖动相比可以忽略。

由于信噪比(SNR)降低主要是由于外部时钟抖动导致的,因而必须采取措施,使采样时钟尽量无噪声,仅具有可能最低的相位抖动。这就要求必须使用晶体振荡器。有多家制造商提供小型晶体振荡器,可产生低抖动(小于5 ps rms)的CMOS兼容输出。

理想情况下,采样时钟晶体振荡器应参考分离接地系统中的模拟接地层。但是,系统限制可能导致这一点无法实现。许多情况下,采样时钟必须从数字接地层上产生的更高频率、多用途系统时钟获得,接着必须从数字接地层上的原点传递至模拟接地层上的ADC。两层之间的接地噪声直接添加到时钟信号,并产生过度抖动。抖动可造成信噪比降低,还会产生干扰谐波。

从数模接地层进行采样时钟分配

图7. 从数模接地层进行采样时钟分配。

混合信号接地的困惑根源

大多数ADC、DAC和其他混合信号器件数据手册是针对单个PCB讨论接地,通常是制造商自己的评估板。将这些原理应用于多卡或多ADC/DAC系统时,就会让人感觉困惑茫然。通常建议将PCB接地层分为模拟层和数字层,并将转换器的AGND和DGND引脚连接在一起,并且在同一点连接模拟接地层和数字接地层,如图8所示。这样就基本在混合信号器件上产生了系统"星型"接地。所有高噪声数字电流通过数字电源流入数字接地层,再返回数字电源;与电路板敏感的模拟部分隔离开。系统星型接地结构出现在混合信号器件中模拟和数字接地层连接在一起的位置。

该方法一般用于具有单个PCB和单个ADC/DAC的简单系统,不适合多卡混合信号系统。在不同PCB(甚至在相同PCB上)上具有数个ADC或DAC的系统中,模拟和数字接地层在多个点连接,使得建立接地环路成为可能,而单点"星型"接地系统则不可能。鉴于以上原因,此接地方法不适用于多卡系统,上述方法应当用于具有低数字电流的混合信号IC。

混合信号IC接地:单个PCB(典型评估/测试板)

图8. 混合信号IC接地:单个PCB(典型评估/测试板)。

针对高频工作的接地

一般提倡电源和信号电流最好通过"接地层"返回,而且该层还可为转换器、基准电压源和其它子电路提供参考节点。但是,即便广泛使用接地层也不能保证交流电路具有高质量接地参考。

图9所示的简单电路采用两层印刷电路板制造,顶层上有一个交直流电流源,其一端连到过孔1,另一端通过一条U形铜走线连到过孔2。两个过孔均穿过电路板并连到接地层。理想情况下,顶端连接器以及过孔1和过孔2之间的接地回路中的阻抗为零,电流源上的电压为零。

电流源的原理图和布局,PCB上布设U形走线,通过接地层返回

图9. 电流源的原理图和布局,PCB上布设U形走线,通过接地层返回。

这个简单原理图很难显示出内在的微妙之处,但了解电流如何在接地层中从过孔1流到过孔2,将有助于我们看清实际问题所在,并找到消除高频布局接地噪声的方法。

图9所示PCB的直流电流的流动

图10. 图9所示PCB的直流电流的流动。

图10所示的直流电流的流动方式,选取了接地层中从过孔1至过孔2的电阻最小的路径。虽然会发生一些电流扩散,但基本上不会有电流实质性偏离这条路径。相反,交流电流则选取阻抗最小的路径,而这要取决于电感。

磁力线和感性环路(右手法则)

图11. 磁力线和感性环路(右手法则)。

电感与电流环路的面积成比例,二者之间的关系可以用图11所示的右手法则和磁场来说明。环路之内,沿着环路所有部分流动的电流所产生的磁场相互增强。环路之外,不同部分所产生的磁场相互削弱。因此,磁场原则上被限制在环路以内。环路越大则电感越大,这意味着:对于给定的电流水平,它储存的磁能(Li2)更多,阻抗更高(XL = jωL),因而将在给定频率产生更大电压。

接地层中不含电阻(左图)和含电阻(右图)的交流电流路径

图12. 接地层中不含电阻(左图)和含电阻(右图)的交流电流路径。

电流将在接地层中选取哪一条路径呢?自然是阻抗最低的路径。考虑U形表面引线和接地层所形成的环路,并忽略电阻,则高频交流电流将沿着阻抗最低,即所围面积最小的路径流动。

在图中所示的例子中,面积最小的环路显然是由U形顶部走线与其正下方的接地层部分所形成的环路。图10显示了直流电流路径,图12则显示了大多数交流电流在接地层中选取的路径,它所围成的面积最小,位于U形顶部走线正下方。实际应用中,接地层电阻会导致低中频电流流向直接返回路径与顶部导线正下方之间的某处。不过,即使频率低至1 MHz或2 MHz,返回路径也是接近顶部走线的下方。

小心接地层割裂

如果导线下方的接地层上有割裂,接地层返回电流必须环绕裂缝流动。这会导致电路电感增加,而且电路也更容易受到外部场的影响。图13显示了这一情况,其中的导线A和导线B必须相互穿过。

当割裂是为了使两根垂直导线交叉时,如果通过飞线将第二根信号线跨接在第一根信号线和接地层上方,则效果更佳。此时,接地层用作两个信号线之间的天然屏蔽体,而由于集肤效应,两路地返回电流会在接地层的上下表面各自流动,互不干扰。

多层板能够同时支持信号线交叉和连续接地层,而无需考虑线链路问题。虽然多层板价格较高,而且不如简单的双面电路板调试方便,但是屏蔽效果更好,信号路由更佳。相关原理仍然保持不变,但布局布线选项更多。

对于高性能混合信号电路而言,使用至少具有一个连续接地层的双面或多层PCB无疑是最成功的设计方法之一。通常,此类接地层的阻抗足够低,允许系统的模拟和数字部分共用一个接地层。但是,这一点能否实现,要取决于系统中的分辨率和带宽要求以及数字噪声量。

接地层割裂导致电路电感增加,而且电路也更容易受到外部场的影响

图13. 接地层割裂导致电路电感增加,而且电路也更容易受到外部场的影响。

其他例子也可以说明这一点。高频电流反馈型放大器对其反相输入周围的电容非常敏感。接地层旁的输入走线可能具有能够导致问题的那一类电容。要记住,电容是由两个导体(走线和接地层)组成的,中间用绝缘体(板和可能的阻焊膜)隔离。在这一方面,接地层应与输入引脚分隔开,如图14所示,它是AD8001高速电流反馈型放大器的评估板。小电容对电流反馈型放大器的影响如图15所示。请注意输出上的响铃振荡。

AD8001AR评估板—俯视图(a)和仰视图(b)

图14. AD8001AR评估板—俯视图(a)和仰视图(b)。

10 pF反相输入杂散电容对 放大器(AD8001)脉冲响应的影响

图15. 10 pF反相输入杂散电容对 放大器(AD8001)脉冲响应的影响。

接地总结

没有任何一种接地方法能始终保证最佳性能。本文根据所考虑的特定混合信号器件特性提出了几种可能的选项。在实施初始PC板布局时,提供尽可能多的选项会很有帮助。

PC板必须至少有一层专用于接地层!初始电路板布局应提供非重叠的模拟和数字接地层,如果需要,应在数个位置提供焊盘和过孔,以便安装背对背肖特基二极管或铁氧体磁珠。此外,需要时可以使用跳线将模拟和数字接地层连接在一起。

一般而言,混合信号器件的AGND引脚应始终连接到模拟接地层。具有内部锁相环(PLL)的DSP是一个例外,例如ADSP-21160 SHARC®处理器。PLL的接地引脚是标记的AGND,但直接连接到DSP的数字接地层。

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致谢

本文提供的材料由多名投稿人编辑,包括James Bryant、Mike Byrne、Walt Jung、Walt Kester、Ray Stata以及ADI公司的工程设计人员。

作者:Hank Zumbahlen

Hank Zumbahlen 1989 年进入ADI 公 司,最初担任驻加州的现场应用工程师。在过去数年中,他还作为高级 应用工程师,参与了培训和研讨会发展工作。此前,他在Signetics(飞 利浦)担任类似职位,还曾在多家公司担任设计工程师,主要涉足测试 和测量领域。Hank 拥有伊利诺伊大学的电子工程学士学位 (BSEE)。他 是《线性电路设计手册》(Newnes-Elsevier 2008)的作者。

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